QDR SRAM與Spartan3 FPGA的接口設計

為了滿(mǎn)足當前系統和處理器的生產(chǎn)量需求，更新的靜態(tài)存儲器應運而生。QDR SRAM就是由Cypress、Renesas、IDT、NEC和Samsung為高性能的網(wǎng)絡(luò )系統應用而共同開(kāi)發(fā)的一種具有創(chuàng )新體系結構的同步靜態(tài)存儲器。

　　1 QDR SRAM的介紹及其性能描述

　　1.1 QDR的先進(jìn)性

　　現有的大部分SRAM都是在PC時(shí)期針對高效傳輸PC型單精度輸入輸出數據而設計的。在大多數的網(wǎng)絡(luò )應用中，SRAM和記憶控制器之間的連續數據傳輸是必需的。在這些應用中，存儲器的讀和寫(xiě)操作之間要進(jìn)行連續不斷的變化。在這種情況下標準的同步管道SRAM等單一的輸入/輸出裝置就不能很好地滿(mǎn)足要求。零總線(xiàn)變換SRAM就是一種優(yōu)化了的SRAM類(lèi)型。它在讀周期與寫(xiě)周期切換時(shí)不需要變換周期，從而使得總線(xiàn)利用率達到了100%。而對大多數的網(wǎng)絡(luò )應用來(lái)說(shuō)，零總線(xiàn)變換SRAM在數據吞吐量方面的提高還遠遠不夠。QDR的出現則進(jìn)一步改進(jìn)了SRAM結構。

　　QDR就是指四倍數據速率SRAM，它是靜態(tài)存儲器的一種，是專(zhuān)為應付帶寬需求極大的應用而設計的體系結構。它在一個(gè)時(shí)鐘周期內可以高效地傳輸4個(gè)字節的數據。QDR提供了讀和寫(xiě)兩個(gè)分別獨立的接口，從而滿(mǎn)足了諸如ATM轉換和路由器的性能需求。由于QDR SRAM的結構在數據訪(fǎng)問(wèn)時(shí)不需要變換周期且數據吞吐量大幅提高，所以保證了可以對同一地址進(jìn)行同時(shí)訪(fǎng)問(wèn)。

　　QDR又分為兩字突發(fā)結構(CY7C1302)和四字突發(fā)結構(CY7C1304)兩種。這兩種結構的不同就在于每次讀或寫(xiě)請求的傳輸字數不同。下面就以CY7C1302為例來(lái)詳細介紹QDR的工作原理及其與Spartan3系列FPGA的接口設計。CY7C1302是賽普拉斯公司生產(chǎn)的一種QDR SRAM。圖1示出了CY7C1302的結構圖。圖中雖然CY7C1302有了分別獨立的讀寫(xiě)端口，但是地址總線(xiàn)還是為讀寫(xiě)端口共用。地址總線(xiàn)的數據傳輸采用了DDR的傳輸方式，即：地址總線(xiàn)的前半個(gè)時(shí)鐘周期提供讀操作地址，而后半個(gè)時(shí)鐘周期提供寫(xiě)操作地址。也就是在每個(gè)時(shí)鐘周期可以完成4字的傳輸量。

　　1.2 QDR SRAM的輸入狀態(tài)描述

　　QDR SRAM有四個(gè)時(shí)鐘：K，Kn，C和Cn。K和Kn是用來(lái)控制輸入數據采樣的，C和Cn則是用來(lái)控制SRAM數據輸出的。所有的數據操作都是在K的上升沿進(jìn)行的。QDR SRAM有一個(gè)簡(jiǎn)單的控制結構。兩個(gè)控制信號：讀控制信號(RPSn)和寫(xiě)控制信號(WPSn)分別用來(lái)控制SRAM的讀和寫(xiě)操作的進(jìn)行。這兩種信號在K的上升沿時(shí)刻被采樣。對QDR來(lái)說(shuō)，地址的輸入是讀端口和寫(xiě)端口所共用的。對于CY7C1302來(lái)說(shuō)，讀操作是在K的上升沿時(shí)刻開(kāi)始進(jìn)行的，寫(xiě)操作是在Kn的上升沿時(shí)刻開(kāi)始進(jìn)行的。即地址總線(xiàn)的前半個(gè)時(shí)鐘周期提供讀操作的地址，后半個(gè)時(shí)鐘周期提供寫(xiě)操作的地址。其數據線(xiàn)是單向的，在每個(gè)循環(huán)周期內可以傳輸兩個(gè)字的數據。

　　一個(gè)時(shí)鐘的上升沿可以使QDR SRAM在同一個(gè)時(shí)鐘周期內實(shí)現對同一地址的讀、寫(xiě)訪(fǎng)問(wèn)。這樣QDR就會(huì )把寫(xiě)數據傳輸到讀端口以確保把有效的數據輸出至數據總線(xiàn)。這樣就保證了數據的一致性。