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低功耗制造性測試的設計-第二部分
- 假設設計的某個(gè)時(shí)鐘驅動(dòng)了大量觸發(fā)器,以至它們的峰值開(kāi)關(guān)動(dòng)作超過(guò)設計的總體功率預算。我們不希望測試邏輯去改變任何時(shí)鐘,相反我們將設計分割成N個(gè)模塊,各模塊具有自己的掃描啟動(dòng)引腳,并且包含自己的掃描壓縮邏輯和掃描鏈。(如圖2所示)模塊的數量和組成需要仔細選取,以便任何單個(gè)模塊(包括具有大部分觸發(fā)器的模塊)的觸發(fā)器開(kāi)關(guān)速率不超過(guò)總功率預算。從這方面講,可以認為分割將功率預算硬連(hardwire)進(jìn)了設計。
- 關(guān)鍵字: ATPG 數字電路設計 SoC DFT
低功耗制造測試的設計-第一部分
- 完全的數字電路測試方法通常能將動(dòng)態(tài)功耗提高到遠超出其規范定義的范圍。如果功耗足夠大,將導致晶圓檢測或預老化(pre-burn-in)封裝測試失效,而這需要花大量的時(shí)間和精力去調試。當在角落條件(corner conditions)下測試超大規模SoC時(shí)這個(gè)問(wèn)題尤其突出,甚至會(huì )使生產(chǎn)線(xiàn)上出現不必要的良率損失,并最終減少制造商的毛利。避免測試功耗問(wèn)題的最佳途徑是在可測試性設計(DFT)過(guò)程中結合可感測功率的測試技術(shù)。本文將首先介紹動(dòng)態(tài)功耗與測試之間的關(guān)系,以說(shuō)明為何功率管理現在比以往任何時(shí)候都迫切;然后介紹兩
- 關(guān)鍵字: ATPG DFT 數字電路測試
微捷碼發(fā)表有片上掃描鏈壓縮功能的Talus ATPG與Talus ATPGX
- 捷碼(Magma)設計自動(dòng)化公司發(fā)表有片上掃描鏈壓縮功能的Talus ATPG與Talus ATPGX。這些先進(jìn)的自動(dòng)測試向量生成(ATPG) 產(chǎn)品使設計師能明顯改進(jìn)測試質(zhì)量, 減少周轉時(shí)間并且降低納米級芯片 的成本。藉由整合Talus ATPG 和Talus ATPGX進(jìn) 入Talus 物理設計環(huán)境, 微捷碼提供唯一真正實(shí)現物理相關(guān)DFT(Physically Aware DFT™)的IC 實(shí)現流程。 今天芯片設計的復雜度和更小的尺寸使測試制作的IC更加復雜。新的失效機制不斷涌現。
- 關(guān)鍵字: 消費電子 捷碼 ATPG ATPGX 消費電子
微捷碼發(fā)表有片上掃描鏈壓縮功能的Talus ATPG與Talus ATPGX
- 微捷碼(Magma)設計自動(dòng)化公司發(fā)表有片上掃描鏈壓縮功能的Talus ATPG與Talus ATPGX。這些先進(jìn)的自動(dòng)測試向量生成(ATPG) 產(chǎn)品使設計師能明顯改進(jìn)測試質(zhì)量, 減少周轉時(shí)間并且降低納米級芯片 的成本。藉由整合Talus ATPG 和Talus ATPGX進(jìn) 入Talus 物理設計環(huán)境, 微捷碼提供唯一真正實(shí)現物理相關(guān)DFT(Physically Aware DFT) 的IC 實(shí)現流程。 &n
- 關(guān)鍵字: 消費電子 微捷碼 Talus ATPG DFT MCU和嵌入式微處理器
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