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EEPW首頁(yè) >> 主題列表 >> 硬件描述語(yǔ)言(hdl)

基于ModelSim的使用說(shuō)明、技術(shù)文獻、應用實(shí)例匯總

  • 　　Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無(wú)關(guān)，便于保護IP核，個(gè)性化的圖形界面和用戶(hù)接口，為用戶(hù)加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。 　　淺析基于Modelsim FLI接口的協(xié)同仿真 　　介紹了如何利用modelsim提供的FLI(Foreign Langu
  • 關(guān)鍵字： HDL  ASIC  

基于CMOS或CCD圖像傳感器的經(jīng)典設計及技術(shù)文獻匯總

  • 　　圖像傳感器，或稱(chēng)感光元件，是一種將光學(xué)圖像轉換成電子信號的設備，它被廣泛地應用在數碼相機和其他電子光學(xué)設備中。早期的圖像傳感器采用模擬信號，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補式金屬氧化物半導體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應用及技術(shù)文獻，供大家參考。 　　基于USB傳輸及CMOS圖像傳感器的指紋識別儀的實(shí)
  • 關(guān)鍵字： Verilog HDL  QuartusⅡ  VHDL  

基于Verilog HDL的SPWM全數字算法的FPGA實(shí)現

  • 　　隨著(zhù)信號處理技術(shù)及集成電路制造工藝的不斷發(fā)展，全數字化SPWM(正弦脈寬調制)算法在調速領(lǐng)域越來(lái)越受到青睞。實(shí)現SPWM控制算法的方法很多，其中模擬比較法因電路復雜、且不易與數字系統連接而很少采用;傳統的微處理器因不能滿(mǎn)足電機控制所要求的較高采樣頻率(≥1 kHz)而逐漸被高性能的DSP硬件系統所取代，但該系統成本高、設計復雜。與傳統方法相比，在現場(chǎng)可編程邏輯器件FPGA上產(chǎn)生一種新的SPWM控制算法，具有成本低、研發(fā)周期短、執行速度高、可擴展能力強等優(yōu)點(diǎn)。該技術(shù)進(jìn)一步推動(dòng)了變頻調速技術(shù)的發(fā)展。
  • 關(guān)鍵字： Verilog HDL  SPWM  FPGA  

FPGA開(kāi)發(fā)基本流程及注意事項

  • 本文是根據FPGA技術(shù)牛人歷年來(lái)的經(jīng)驗所總結出來(lái)的關(guān)于FPGA開(kāi)發(fā)基本流程及注意事項基本介紹，希望給初學(xué)者丁點(diǎn)幫助。眾所周知，FPGA是可編程芯片，因此FPGA的設計方法包括硬件設計和軟件設計兩部分。硬件包括FPGA芯片電路、 存儲器、輸入輸出接口電路以及其他設備，軟件即是相應的HDL程序以及嵌入式C程序。
  • 關(guān)鍵字： FPGA  嵌入式  SOC  HDL  

嵌入式系統設計方法的演化——從單片機到單片系統

Verilog HDL設計進(jìn)階：有限狀態(tài)機的設計原理及其代

  • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來(lái)非?；钴S，可綜合子集的國際標準目前尚未最后形
  • 關(guān)鍵字： Verilog  HDL  進(jìn)階  代碼    

Verilog HDL高級語(yǔ)法結構―函數（function）

  • 函數的目的是返回一個(gè)用于表達式的值。
    1．函數定義語(yǔ)法function 返回值的類(lèi)型或范圍> (函數名);
    端口說(shuō)明語(yǔ)句>
    變量類(lèi)型說(shuō)明語(yǔ)句> begin
    語(yǔ)句>
    ...
    end
    endfunction 請注
  • 關(guān)鍵字： function  Verilog  HDL  函數    

Verilog HDL高級語(yǔ)法結構―任務(wù)（TASK）

  • 如果傳給任務(wù)的變量值和任務(wù)完成后接收結果的變量已定義，就可以用一條語(yǔ)句啟動(dòng)任務(wù)。任務(wù)完成以后控制就傳回啟動(dòng)過(guò)程。如任務(wù)內部有定時(shí)控制，則啟動(dòng)的時(shí)間可以與控制返回的時(shí)間不同。任務(wù)可以啟動(dòng)其他的任務(wù)，其他
  • 關(guān)鍵字： Verilog  TASK  HDL    

Verilog HDL硬件描述語(yǔ)言：task和function說(shuō)明語(yǔ)句

  • task和function說(shuō)明語(yǔ)句的區別task和function說(shuō)明語(yǔ)句分別用來(lái)定義任務(wù)和函數。利用任務(wù)和函數可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數便于理解和調試。輸入、輸出和總線(xiàn)信號的值可以傳入或傳出任務(wù)和函
  • 關(guān)鍵字： function  Verilog  task  HDL    

verilog HDL基礎教程之：實(shí)例3 數字跑表

  • 實(shí)例的內容及目標1.實(shí)例的主要內容本節通過(guò)Verilog HDL語(yǔ)言編寫(xiě)一個(gè)具有“百分秒、秒、分”計時(shí)功能的數字跑表，可以實(shí)現一個(gè)小時(shí)以?xún)染_至百分之一秒的計時(shí)。數字跑表的顯示可以通過(guò)編寫(xiě)數碼管顯示程序來(lái)
  • 關(guān)鍵字： verilog  HDL  基礎教程  實(shí)例    

Verilog HDL基礎教程之：時(shí)序邏輯電路

  • 在Verilog HDL語(yǔ)言中，時(shí)序邏輯電路使用always語(yǔ)句塊來(lái)實(shí)現。例如，實(shí)現一個(gè)帶有異步復位信號的D觸發(fā)器如下。例1：帶異步復位的D觸發(fā)器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rs
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Verilog HDL語(yǔ)言學(xué)前必知的基礎

  • Verilog HDL的歷史和進(jìn)展 1.什么是Verilog HDLVerilog HDL是硬件描述語(yǔ)言的一種，用于數字電子系統設計。它允許設計者用它來(lái)進(jìn)行各種級別的邏輯設計，可以用它進(jìn)行數字邏輯系統的仿真驗證、時(shí)序分析、邏輯綜合。它是
  • 關(guān)鍵字： Verilog  HDL  基礎    

Verilog HDL基礎教程之：賦值語(yǔ)句和塊語(yǔ)句

  • 非阻塞賦值和阻塞賦值在Verilog HDL語(yǔ)言中，信號有兩種賦值方式：非阻塞(Non_Blocking)賦值方式和阻塞(Blocking)賦值方式。(1)非阻塞賦值方式。典型語(yǔ)句：b = a;① 塊結束后才完成賦值操作。② b的值并不是立刻就改
  • 關(guān)鍵字： Verilog  HDL  基礎教程    

Verilog HDL基礎教程之：數據類(lèi)型和運算符

  • 常用數據類(lèi)型Verilog HDL中總共有19種數據類(lèi)型，數據類(lèi)型是用來(lái)表示數字電路硬件中的數據儲存和傳送元素的。在本書(shū)中，我們先只介紹4個(gè)最基本的數據類(lèi)型，它們分別是：reg型，wire型，integer型和parameter型。其他
  • 關(guān)鍵字： Verilog  HDL  基礎教程  數據類(lèi)型    

Verilog HDL基礎教程之：實(shí)例5 交通燈控制器

  • 實(shí)例的內容及目標 1.實(shí)例的主要訓練內容本實(shí)例通過(guò)Verilog HDL語(yǔ)言設計一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計時(shí)功能的交通燈功能。2.實(shí)例目標通過(guò)本實(shí)例，讀者應達到下面的目標。掌握
  • 關(guān)鍵字： Verilog  HDL  基礎教程  實(shí)例    
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