Verilog HDL語(yǔ)言學(xué)前必知的基礎

Verilog HDL的歷史和進(jìn)展

1.什么是Verilog HDL

Verilog HDL是硬件描述語(yǔ)言的一種，用于數字電子系統設計。它允許設計者用它來(lái)進(jìn)行各種級別的邏輯設計，可以用它進(jìn)行數字邏輯系統的仿真驗證、時(shí)序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語(yǔ)言之一。

2.Verilog HDL的歷史

Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby首創(chuàng )的。Phil Moorby后來(lái)成為Verilog-XL的主要設計者和Cadence公司(Cadence Design System)的第一個(gè)合伙人。

在1984年～1985年，Moorby設計出了第一個(gè)關(guān)于Verilog-XL的仿真器，1986年，他對Verilog HDL的發(fā)展又做出了另一個(gè)巨大貢獻：即提出了用于快速門(mén)級仿真的XL算法。

隨著(zhù)Verilog-XL算法的成功，Verilog HDL語(yǔ)言得到迅速發(fā)展。1989年，Cadence公司收購了GDA公司，Verilog HDL語(yǔ)言成為Cadence公司的私有財產(chǎn)。1990年，Cadence公司決定公開(kāi)Verilog HDL語(yǔ)言，于是成立了OVI(Open Verilog International)組織來(lái)負責Verilog HDL語(yǔ)言的發(fā)展。

3.Verilog HDL的進(jìn)展

基于Verilog HDL的優(yōu)越性，IEEE于1995年制定了Verilog HDL的IEEE標準，即Verilog HDL1364-1995。其后，又在2001年發(fā)布了Verilog HDL1364-2001標準。

據有關(guān)文獻報道，目前在美國使用Verilog HDL進(jìn)行設計的工程師大約有60000人，全美國有200多所大學(xué)教授用Verilog硬件描述語(yǔ)言的設計方法。在我國臺灣地區幾乎所有著(zhù)名大學(xué)的電子和計算機工程系都講授Verilog有關(guān)的課程。

VHDL和Verilog HDL語(yǔ)言對比

Verilog HDL和VHDL都是用于邏輯設計的硬件描述語(yǔ)言，并且都已成為IEEE標準。VHDL是在1987年成為IEEE標準，Verilog HDL則在1995年才正式成為IEEE標準。

之所以VHDL比Verilog HDL早成為IEEE標準，這是因為VHDL是美國軍方組織開(kāi)發(fā)的，而Verilog HDL 則是從一個(gè)普通的民間公司的私有財產(chǎn)轉化而來(lái)。

VHDL其英文全名為VHSIC Hardware Description Language，而VHSIC則是Very High Speed Integrated Circuit的縮寫(xiě)，意為甚高速集成電路，故VHDL其準確的中文譯名為甚高速集成電路的硬件描述語(yǔ)言。

1.共同點(diǎn)

Verilog HDL和VHDL作為描述硬件電路設計的語(yǔ)言，其共同的特點(diǎn)在于。

能形式化地抽象表示電路的結構和行為。

支持邏輯設計中層次與領(lǐng)域的描述。

可借用高級語(yǔ)言的精巧結構來(lái)簡(jiǎn)化電路的描述。

具有電路仿真與驗證機制以保證設計的正確性。

支持電路描述由高層到低層的綜合轉換。

硬件描述與實(shí)現工藝無(wú)關(guān)(有關(guān)工藝參數可通過(guò)語(yǔ)言提供的屬性包括進(jìn)去)。

便于文檔管理，易于理解和設計重用。

2.不同點(diǎn)

但是Verilog HDL和VHDL又各有其自己的特點(diǎn)。

由于Verilog HDL早在1983年就已推出，因而Verilog HDL擁有更廣泛的設計群體，成熟的資源也遠比VHDL豐富。

與VHDL相比，Verilog HDL的最大優(yōu)點(diǎn)是：它是一種非常容易掌握的硬件描述語(yǔ)言，只要有C語(yǔ)言的編程基礎，通過(guò)二十學(xué)時(shí)的學(xué)習，再加上一段時(shí)間的實(shí)際操作，可在二～三個(gè)月內掌握這種設計技術(shù)。

而掌握VHDL設計技術(shù)就比較困難。這是因為VHDL不很直觀(guān)，需要有Ada編程基礎。

目前版本的Verilog HDL和VHDL在行為級抽象建模的覆蓋范圍方面也有所不同。一般認為Verilog HDL在系統級抽象方面比VHDL略差一些，而在門(mén)級開(kāi)關(guān)電路描述方面比VHDL強得多。