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EEPW首頁(yè) >> 主題列表 >> 硬件描述語(yǔ)言(hdl)

Verilog HDL基礎j教程之：程序基本結構

  • Verilog HDL是一種用于數字邏輯電路設計的語(yǔ)言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結構描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可
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Verilog HDL基礎教程之：實(shí)例4 PS/2接口控制

  • 實(shí)例的內容及目標1.實(shí)例的主要內容本實(shí)例通過(guò)Verilog編程實(shí)現在紅色颶風(fēng)II代Xilinx開(kāi)發(fā)板上面實(shí)現對鍵盤(pán)、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤(pán)輸入的數據在LCD上面顯示出來(lái)，或者通過(guò)RS-232在PC機上的超級
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Verilog HDL基礎教程之：組合邏輯電路的實(shí)現

  • 數字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。(1)組合邏輯：輸出只是當前輸入邏輯電平的函數(有延時(shí))，與電路的原始狀態(tài)無(wú)關(guān)的邏輯電路。也就是說(shuō)，當輸入信號中的任何一個(gè)發(fā)生變化時(shí)，輸出都有可能會(huì )根據其變化
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Verilog HDL與C語(yǔ)言的區別與聯(lián)系詳解

  • 數字電路設計工程師一般都學(xué)習過(guò)編程語(yǔ)言、數字邏輯基礎、各種EDA軟件工具的使用。就編程語(yǔ)言而言，國內外大多數學(xué)校都以C語(yǔ)言為標準，只有少部分學(xué)校使用Pascal 和Fortran。算法的描述和驗證常用C語(yǔ)言來(lái)做。例如要
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Verilog HDL獨家程序設計經(jīng)驗分享

  • 對于Verilog HDL的初學(xué)者，經(jīng)常會(huì )對語(yǔ)法中的幾個(gè)容易混淆的地方產(chǎn)生困惑。下面列出幾個(gè)常見(jiàn)問(wèn)題和解決它們的小竅門(mén)。1.“=”和“=”的區分方法前面的內容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(=
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Verilog HDL基礎教程之：程序基本結構

  • Verilog HDL是一種用于數字邏輯電路設計的語(yǔ)言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結構描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可以
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玩轉FPGA必備基礎

  • 通過(guò)論壇里如火如荼的FPGA DIY活動(dòng)就能看出來(lái)FPGA必然是現今的技術(shù)熱點(diǎn)之一。無(wú)論學(xué)生還是工程師都希望跨進(jìn)FPGA的大門(mén)。網(wǎng)絡(luò )上各種開(kāi)發(fā)板、培訓班更是多如牛毛，仿佛在告訴你不懂FPGA你就OUT啦。那么我們要玩轉FPGA必須具備哪些基礎知識呢?下面我們慢慢道來(lái)。
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U盤(pán)SoC的設計與實(shí)現

  • 設計和實(shí)現了U盤(pán)SoC。本系統包括USB CORE和已驗證過(guò)的CPU核、Nandflash、UDC_Control等模塊，模塊間通過(guò)總線(xiàn)進(jìn)行通信。其中USB CORE為本文設計的重點(diǎn)，用Verilog HDL語(yǔ)言實(shí)現，同時(shí)并為此設計搭建了功能完備的Modelsim仿真環(huán)境，進(jìn)行了仿真驗證。
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電路設計模塊化與設計重利用

  • 摘要：本文主要介紹了在Cadence Board Design System上實(shí)現電路設計模塊化與設計重利用的設計方法。
    關(guān)鍵詞：Cadence Concept—HDL；原理圖；子電路；模塊化；層次化

    隨著(zhù)電路設計復雜程度的增加，設計
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8位無(wú)符號數乘法運算HDL設計實(shí)例

  • 原理分析 加減乘除是運算的基礎，也是我們在小學(xué)課堂里的重點(diǎn)必修課。乘除運算雖然對于我們今天來(lái)說(shuō)還是小菜一碟，讓計算機做起來(lái)也是九牛一毛不足掛齒，但是要真探究一下計算機是如何完乘除運算的，可還真有
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Verilog HDL語(yǔ)言在FPGA/CPLD開(kāi)發(fā)中的應用

  • 1 引言近30年來(lái)，由于微電子學(xué)和計算機科學(xué)的迅速發(fā)展，給EDA(電子設計自動(dòng)化)行業(yè)帶來(lái)了巨大的變化。特別是進(jìn)入20世紀90年代后，電子系統已經(jīng)從電路板級系統集成發(fā)展成為包括ASIC、FPGA和嵌入系統的多種模式?？梢哉f(shuō)
  • 關(guān)鍵字： Verilog  FPGA  CPLD  HDL    

基于Verilog HDL語(yǔ)言的32X8 FIFO設計

  • 摘要:介紹了FIFO的基本概念、設計方法和步驟,采用了一種新穎的讀、寫(xiě)地址寄存器和雙體存儲器的交替讀、寫(xiě)機制,實(shí)現了FIFO的基本功能,同時(shí)使本32X8 FIFO擁有可同時(shí)讀、寫(xiě)的能力,完全基于Verilog HDL語(yǔ)言實(shí)現了電路功能
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基于NiosII軟核處理器的步進(jìn)電機接口設計

  • 摘要：NiosII軟核處理器是Altera公司開(kāi)發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應高速運動(dòng)圖像采集，提出...
  • 關(guān)鍵字： SOPC  步進(jìn)電機  硬件描述語(yǔ)言  軟核  

基于Verilog HDL語(yǔ)言的CAN總線(xiàn)控制器設計及驗證

  • 摘要：在此利用VerilogHDL設計了一款CAN總線(xiàn)控制器，首先根據協(xié)議把整個(gè)CAN總線(xiàn)控制器劃分為接口邏輯管理、寄...
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Verilog HDL設計自動(dòng)數據采集系統

  • 隨著(zhù)數字時(shí)代的到來(lái)，數字技術(shù)的應用已經(jīng)滲透到了人類(lèi)生活的各個(gè)方面。數字系統發(fā)展在很大程度上得益于器件和集成技術(shù)的發(fā)展，著(zhù)名的摩爾定律(Moores Law)的預言也在集成電路的發(fā)展過(guò)程中被印證了，數字系統的設計理
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