加入技術(shù)交流群
- CLK：時(shí)鐘信號。
- CLR：異步復位信號。
- PAUSE：暫停信號。
- MSH、MSL：百分秒的高位和低位。
- SH、SL：秒信號的高位和低位。
- MH、ML：分鐘信號的高位和低位。
下面是數字跑表的Verilog HDL源代碼及說(shuō)明。
module paobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); //端口說(shuō)明
input CLK,CLR;
input PAUSE;
output［3:0］ MSH,MSL,SH,SL,MH,ML; //內部信號說(shuō)明
reg［3:0］ MSH,MSL,SH,SL,MH,ML;
reg cn1,cn2; //cn1為百分秒向秒的進(jìn)位，cn2為秒向分的進(jìn)位
//百分秒計數模塊，每計滿(mǎn)100，cn1 產(chǎn)生一個(gè)進(jìn)位
always @(posedge CLK or posedge CLR) begin
if(CLR) begin //異步復位
{MSH,MSL}=8'h00;
cn1=0;
end
else if(!PAUSE) begin //PAUSE 為0時(shí)正常計數，為1時(shí)暫停計數
if(MSL==9) begin
MSL=0; //低位計數至10時(shí)，低位歸零
if(MSH==9) begin
MSH=0; //低、高位計數至10時(shí)，高位歸零
cn1=1; //低、高位計數至10時(shí)，觸發(fā)進(jìn)位位
end
else //低位計數至10，高位計數未至10時(shí)，高位計數
MSH=MSH+1;
end
else begin
MSL=MSL+1; //低位計數未至10時(shí)，低位計數
cn1=0; //低位計數未至10時(shí)，不觸發(fā)進(jìn)位位
end
end
end
//秒計數模塊，每計滿(mǎn)60，cn2 產(chǎn)生一個(gè)進(jìn)位
always @(posedge cn1 or posedge CLR) begin
if(CLR) begin //異步復位
{SH,SL}=8'h00;
cn2=0;
end
else if(SL==9) begin
SL=0; //低位計數至10時(shí)，低位歸零
if(SH==5) begin
SH=0; //低位計數至10，高位計數至6時(shí)，高位歸零
cn2=1; //低位計數至10，高位計數至6時(shí)，觸發(fā)進(jìn)位位
end
else
SH=SH+1; //低位計數至10，高位計未數至6時(shí)，高位計數
end
else begin
SL=SL+1; //低位計數未至10時(shí)，低位計數
cn2=0; //低位計數未至10時(shí)，不觸發(fā)進(jìn)位位
end
end
//分鐘計數模塊，每計滿(mǎn)60，系統自動(dòng)清零
always @(posedge cn2 or posedge CLR) begin
if(CLR) begin //異步復位
{MH,ML}=8'h00;
end
else if(ML==9) begin
ML=0; //低位計數至10時(shí)，低位歸零
if(MH==5)
MH=0; //低位計數至10，高位計數至6時(shí)，高位歸零
else
MH=MH+1; //低位計數至10，高位計未數至6時(shí)，高位計數
end
else
ML=ML+1; //低位計數未至10時(shí)，低位計數
end
endmodule
通過(guò)上面的這3個(gè)模塊，即可實(shí)現數字跑表的功能。
評論