基于FPGA的遠程圖像采集系統設計
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以采集可見(jiàn)光圖像數據為例，上電復位期間 系統處于states0狀態(tài)，狀態(tài)機用外部輸入的7.375MHz時(shí)鐘同步整個(gè)運行過(guò)程，圖像的幀、行、圖像數據等信號在同步時(shí)鐘的下降沿跳變，上升沿鎖存。一幀圖像數據的大小為512×512bit，并將圖像附帶的參數信息寫(xiě)入圖像數據后一行(即513行)，在幀有效期間(states1、states2、 states3狀態(tài))，CLK 信號作為行計數器的時(shí)鐘,每幀圖像在行有效之前有1行無(wú)效圖像信號(states1), 在states2狀態(tài)下，控制采集一幀中的前512行，在states3狀態(tài)下，采集圖象的參數信息，將圖像數據和狀態(tài)參數組合為統一的數據幀，采集完一幀圖像數據后等待下一個(gè)幀同步信號的到來(lái)。在行有效期(stML_High)控制采集一行中的512個(gè)像素點(diǎn)數據，在CLK信號的上升沿進(jìn)行計數, 在數據有效期間采集完512個(gè)像素點(diǎn),等待下一個(gè)行同步信號的到來(lái),按同樣方式對下一行512像素點(diǎn)數據進(jìn)行采集，直至采集完一幀中的512行。
本文引用地址：http://dyxdggzs.com/article/99680.htm系統仿真
在該系統中，狀態(tài)機設計是難點(diǎn)，圖5是運用Active-HDL7.1仿真工具的狀態(tài)機仿真結果，仿真時(shí)，采用7.375MHz時(shí)鐘同步，狀態(tài)機啟動(dòng)后，計數寄存器里的數據遞減，進(jìn)而產(chǎn)生各狀態(tài)轉移滿(mǎn)足的條件，以此實(shí)現狀態(tài)機的翻轉。
在A(yíng)ctive-HDL7.1中編寫(xiě)TestBench文件時(shí)，通過(guò)向組幀狀態(tài)機計數寄存器寫(xiě)數，來(lái)控制各狀態(tài)所占用的時(shí)間，利用 StartMakeFrame信號高電平啟動(dòng)狀態(tài)機，各狀態(tài)發(fā)生翻轉時(shí)，狀態(tài)完成標志就產(chǎn)生產(chǎn)生高電平跳變。
根據圖5的仿真結果，可以看出組幀狀態(tài)機工作正常，所有的邏輯關(guān)系也都驗證無(wú)誤。
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