一種基于SoC應用的Rail-to-Rail運算放大器IP核

　　片上系統(SOC)是在單一芯片上實(shí)現信號采集、轉換、存儲、處理和I/ O接口等多種功能,具有面積小、功耗低、設計時(shí)間短、成本低和高性能指標等特點(diǎn). SoC設計的核心是IP 核設計. 在SoC的模擬集成電路設計中,使用簡(jiǎn)單的電路結構來(lái)實(shí)現高性能成為模擬電路設計的趨勢. 是模擬電路最重要的電路單元,但是隨著(zhù)電源電壓的不斷降低,常規設計的運放受閾值電壓及飽和電壓降的影響而導致運放的輸入輸出動(dòng)態(tài)范圍不斷減小,影響后級電路的正常工作. 為了增大運算放大器的動(dòng)態(tài)范圍,出現了Rail-to-Rail 結構.

　　通常的兩級Rail-to-Rail 運放包含復雜的AB類(lèi)輸出級,它占用很大的芯片面積. 而且AB類(lèi)控制會(huì )增加運放的噪聲和失調電壓.雖然有的運放克服了上述問(wèn)題. 然而, 由于使用了復雜的浮地電流源來(lái)偏置求和電路和AB 類(lèi)輸出級,輸入級跨導隨共模電壓發(fā)生很大的變化,使得頻率補償特性難以達到最佳. 此外,輸出晶體管的瞬態(tài)電流隨電流電壓變化 .

　　筆者提出了一種基于SoC應用的5V Rail-to-Rail 運算放大器,其中輸入級采用互補差分對輸入. 運放的輸出級不同于以往復雜的AB類(lèi)輸出級,也不同于使用浮地電流源來(lái)偏置求和電路和AB 類(lèi)輸出級的電路,而是采用分壓電路來(lái)實(shí)現. 整個(gè)運放的電路結構簡(jiǎn)單有效,非常適合SOC應用.

　　1 　電路結構

　　1.1 　輸入級

　　通常,運算放大器的輸入級均采用匹配性能好,失調、溫漂很小的差分放大電路. 為了使運放的共模輸入在整個(gè)電源范圍內變化時(shí)電路都能正常工作,采用NMOS管和PMOS管并聯(lián)的互補差分輸入對結構來(lái)實(shí)現輸入級的Rail-to-Rail.基本的Rail-to-Rail輸入級結構如圖1 所示,M1-M2 為NMOS 差分輸入對,M3-M4 為PMOS 差分輸入對.

圖1 　基本的Rail-to-Rail 輸入級結構

　　Rail-to-Rail 輸入級的工作原理如下,其共模輸入電壓范圍如圖2所示.

圖2  Rail-to-Rail運算放大器共模輸入電壓范圍

　　PMOS差分輸入對共模輸入電壓范圍為VSS < VCM < VDD - Vdsat -Vgsp , NMOS差分輸入對共模輸入電壓范圍為VSS + Vgsn + Vdsat < VCM < VDD，其中VCM為共模輸入電壓, Vgsp為p管的柵源電壓, Vdsat為電流源兩端電壓, VDD為正電源, VSS為負電源, Vgsn為n管的柵源電壓.輸入級所需要的最小電源電壓為Vsup ,min = Vgsp + Vgsn + 2Vdsat . 當電源電壓大于Vsup ,min 時(shí),輸入級能夠正常工作,總的共模輸入范圍為VSS < VCM < VDD , 從而實(shí)現了輸入級的Rail-to-Rail .所設計的運放輸入級工作在亞閾值區,根據輸入共模電壓的不同,輸入級電路可分為3 個(gè)工作狀態(tài) :

　　當共模電壓接近VDD 時(shí),NMOS差分輸入對處于放大工作狀態(tài),輸入級跨導為gm = gmn = In/( nnVth) ;當共模輸入電壓接近VSS時(shí),PMOS 差分輸入對處于放大工作狀態(tài),輸入級跨導為gm = gmp = Ip/ ( npVth) ; 當共模電壓處于中間值時(shí),NMOS輸入對和PMOS輸入對均處于放大工作狀態(tài),輸入級跨導為gm = gmp + gmn = Ip/( npVth) + In/ (nnVth) . 其中In和Ip分別為NMOS和PMOS輸入管的漏級電流, np和nn分別為NMOS和PMOS輸入管的弱反型斜率因子, Vth是熱電勢kT/q , 為26mV.

　　1.2 　輸出級

　　整個(gè)運算放大器采用對稱(chēng)結構(如圖3) ,并且運用分壓電路進(jìn)行求和. M5 , M20 , M18 和M8 構成分壓支路. 分壓支路中M5 和M20 與M8和M18的阻抗變化機理相同,因此僅描述M5 和M20 的阻抗變化. 電路如圖4 示,圖中A 點(diǎn)電壓恒定, M6 工作在飽和區. 根據輸出電阻公式

r0 = 1/ (λID) 　, (1)

　　( λ為溝道長(cháng)度調制系數) ,當輸入電壓變化時(shí), M1和M2 的漏級電流變化,圖中B 點(diǎn)電壓會(huì )發(fā)生變化, 但因M19引入一個(gè)負反饋, 使得B點(diǎn)電壓恒定. 根據飽和區

　　線(xiàn)性區

　　由式(1)～(3)知, VGS的變化使得M5和M6的漏級電流變化,導致阻抗變化和C點(diǎn)電壓變化. C點(diǎn)電壓變化使得M20在線(xiàn)性區和飽和區之間變化,因此M20 的阻抗發(fā)生很大變化. 同理,輸入電壓變化時(shí),M8和M18的阻抗發(fā)生變化,變化趨勢與M5和M20相反. 因C點(diǎn)、F點(diǎn)電位分別接近VDD和GND,M24的柵壓在VDD和GND之間變化. 運放的第2級放大采用簡(jiǎn)單的共源級放大,以提供最大的輸出擺幅. 為使放大器有良好的頻率響應特性,采用了Miller電容補償技術(shù) .

圖3 　Rail-to-Rail 運算放大器結構

圖4 　阻抗變化機理圖