基于FPGA的QPSK信號源的設計與實(shí)現

前言

　　調相脈沖信號可以獲得較大的壓縮比，它作為一種常用的脈沖壓縮信號，在現代雷達及通信系統中獲得了廣泛應用。隨著(zhù)近年來(lái)軟件無(wú)線(xiàn)電技術(shù)和電子技術(shù)的發(fā)展，DDS（直接數字頻率合成）用于實(shí)現信號產(chǎn)生的應用越來(lái)越廣。DDS技術(shù)從相位的概念出發(fā)進(jìn)行頻率合成，它采用數字采樣存儲技術(shù)，可以產(chǎn)生點(diǎn)頻、線(xiàn)性調頻、ASK、PSK及FSK等各種形式的信號，其幅度和相位一致性好，具有電路控制簡(jiǎn)單、相位精確、頻率分辨率高、頻率切換速度快、輸出信號相位噪聲低、易于實(shí)現全數字化設計等突出優(yōu)點(diǎn)。

　　目前，DDS的ASIC芯片如AD公司的AD9852、AD9854等，對于相位調制信號，可方便地產(chǎn)生BPSK，但 是，對QPSK或8PSK等則實(shí)現困難，它們對控制更新脈沖要求極高，一旦偏差超過(guò)DDS內極高的系統時(shí)鐘，輸出相位就會(huì )錯誤。本文介紹了一種通過(guò)FPGA實(shí)現QPSK或更高階PSK信號的方法，可靈活地通過(guò)上位機的PCI總線(xiàn)控制參數，產(chǎn)生不同載波頻率、不同脈沖寬度、不同占空比、不同重復周期等的QPSK信號，對雷達等系統的設計者具有很好的借鑒意義。

QPSK信號源的設計方案

　　DDS原理

　　DDS是一種全數字化的頻率合成器，由相位累加器、正弦波形ROM存儲器、D/A轉換器和低通濾波器構成，其基本原理如圖1。

　　輸出信號的頻率為fout=fclk?Δφ/2N，而最小頻率分辨率為Δfo=fomin=fo/2N，可見(jiàn)改變頻率控制字N即可改變輸出信號的頻率。當參考時(shí)鐘頻率給定后，輸出信號的頻率取決于頻率的控制字，頻率分辨率取決于累加器的位數，相位分辨率取決于ROM的地址線(xiàn)位數，幅度量化取決于ROM的數據字長(cháng)和D/A轉換器的位數。

　　為了提高DDS輸出信號的頻譜指標和降低正弦的ROM存儲器，近來(lái)發(fā)展了如在相位截斷后加數字反sinc濾波，利用三角函數對稱(chēng)性只存取1/4周期查找表，基于CORDIC、泰勒級數加權的頻率合成方法等技術(shù)。

　　QPSK信號源的設計方案

　　在FPGA中，通過(guò)正弦查找表和相位累加器實(shí)現DDS，通過(guò)計數器實(shí)現QPSK信號的起?？刂?。在計數器計數到零時(shí)，設置標志位，讀取寄存器中的QPSK控制碼，從而設置初始相位。在計數到根據QPSK脈沖寬度設定的值后，計數器置0并重新開(kāi)始計數。運行完設置碼元的個(gè)數及次數后，使能輸出禁止標志位。

　　QPSK信號的重復周期也通過(guò)計數器實(shí)現。根據周期的范圍和系統時(shí)鐘，設置計數器的位數并使其滿(mǎn)足要求。在計數器計數到設定值后，清除輸出禁止的標志位。需要注意的是周期計數器應該與QPSK碼元寬度計數器同步。

　　QPSK信號參數控制通過(guò)PCI總線(xiàn)實(shí)現，包括QPSK信號的開(kāi)始、結束、碼元個(gè)數、次數、碼字以及QPSK信號重復周期等。在FPGA內通過(guò)寄存器讀取、保存參數。

硬件設計

　　系統組成與結構

　　FPGA選用XILINX公司Spartan3系列的XC3S1000，為100萬(wàn)門(mén)大規?？删幊唐骷?。它內部具有432kbit的Block Ram和120kbit的Distributed Ram；4個(gè)時(shí)鐘管理單元DCM；24個(gè)乘法器。配置采用XILINX的專(zhuān)用PROM XCF04S，4M位的串行Flash PROM。XC3S1000通過(guò)XCF04S實(shí)現主串配置，M0、M1、M2均置低。系統框圖如圖2。

　　高速DAC選用AD公司的AD9767，它是雙通道14位精度的高速CMOS DAC。它內部集成1.2V的電壓基準，SFDR和IMR可達83dBc，最高轉換率為125MSPS，滿(mǎn)量程電流可調范圍為2mA~20mA，兩路D/A輸出后經(jīng)兩片高速、寬帶放大器AD8047放大，然后經(jīng)濾波器輸出，AD8047增益為1，實(shí)現電流到電壓的轉換。

　　PCI接口芯片采用PCI9054，是PlX公司應用廣泛的32位、33MHz的PCI橋芯片，實(shí)現PCI總線(xiàn)和本地總線(xiàn)的轉換。PCI9054可工作在主、從模式，支持DMA，支持猝發(fā)操作。PCI9054的上電通過(guò)2k位的EEPROM NM93CS56配置，包括PCI9054的本地總線(xiàn)控制、PCI配置空間寄存器的配置等。PCI9054在PCB設計中應注意PCI總線(xiàn)和時(shí)鐘的長(cháng)度約束。

　　為了提高板上的存儲容量，FPGA通過(guò)CYPRESS的CY7C1372C-200擴展了（512k×36）/1M×18位的ZBT SRAM。以零等待狀態(tài)讀寫(xiě)速率可達200MHz，最大訪(fǎng)問(wèn)時(shí)間為3ns，支持Burst操作，適用高速的數據讀寫(xiě)。

　　系統通過(guò)SMA外接時(shí)鐘，同時(shí)內部50MHz晶振經(jīng)時(shí)鐘緩沖芯片CY2308輸出，分別作為PCI9054和FPGA的本地時(shí)鐘。外接時(shí)鐘的輸入阻抗為50Ω，注意通過(guò)信號源提供時(shí)鐘時(shí)應使其峰峰值在2V以上。

　　復位電路采用MAXIM的看門(mén)狗及電壓監控芯片MAX708實(shí)現。

　　電源由PCI總線(xiàn)提供，3.3V電壓直接從PCI總線(xiàn)的3.3V引出，通過(guò)凌特公司的LT1764實(shí)現2.5V電壓，采用TI公司的TPS54612實(shí)現1.2V電壓，分別作為FPGA的輔助電壓Vccaux和核電壓Vccint。TPS54612輸入電壓為3-6V，在3.3V、5V均可使用，輸出可高達6A，且開(kāi)關(guān)控制器內部集成FET場(chǎng)效應管，方便應用。AD8047的正負電壓輸入分別為+5V和-5V，分別由從PCI總線(xiàn)接入的+12V和-12V電壓經(jīng)穩壓器7805和7905提供。

軟件設計

　　QPSK信號的生成

　　QPSK信號產(chǎn)生的原理在前面已作詳述，FPGA的外接60MHz時(shí)鐘通過(guò)內部的時(shí)鐘管理器倍頻實(shí)現120MHz時(shí)鐘，通過(guò)Block RAM 資源實(shí)現只讀ROM，然后通過(guò)累加器進(jìn)程、讀QPSK碼字進(jìn)程、重復周期計數進(jìn)程等實(shí)現DDS功能，通過(guò)乘法器還可實(shí)現輸出信號的幅度控制。以下是部分源程序，采用Verilog HDL語(yǔ)言編寫(xiě)。

　　時(shí)鐘管理單元，使用XILINX的DCM實(shí)現倍頻，由60MHz變?yōu)?20MHz。

dcm60 dcmclk60 (

.CLKIN_IN(clk_in),

.RST_IN(~reset),

.CLKIN_IBUFG_OUT(clk_ibufg_out),

.CLK0_OUT(clk_0),

.CLK2X_OUT(clk_2x),

.LOCKED_OUT(locked_out60) );

　　單口只讀ROM，使用IP核，實(shí)現正弦查找表，數據寬度為14位，深度為16384字（14地址位）。ROM核接收的數據文件為COE文件，然后轉換為mif二進(jìn)制文件格式，COE文件可通過(guò)C語(yǔ)言或MATLAB生成。ROM核的實(shí)現如下：

rom16384 rom16384(

.addr(dds_addr),

.clk(clk_2x),

.dout(dds_data),

.sinit(~reset),);