基于SOPC的視頻采集系統設計

　　0 引言

　　視頻采集的主流實(shí)現方案有兩種：一是基于ASIC，該方案一般采用意法、AMD等公司的專(zhuān)用視頻處理芯片；二是基于DSP，主要采用TI、ADI等公司的DSP信號處理器。它們作為輔處理器，可在主CPU控制下進(jìn)行視頻信號的采集壓縮。隨著(zhù)FPGA的發(fā)展，通過(guò)SOPC技術(shù)實(shí)現視頻采集已成為一種易于開(kāi)發(fā)、設計靈活的方案。而這主要得益于IP復用技術(shù)的發(fā)展。在FPGA上構建復雜嵌入式系統可利用既有的功能模塊及其驅動(dòng)程序。該方案具有更大的集成度和靈活性，因而必將成為電子設計發(fā)展的一大趨勢。

　　本文介紹了采用Xilinx公司的Spartan-3 FPGA實(shí)現通用視頻采集系統的設計方案。該系統外接模擬PAL／NTAL制式的攝像頭，就能實(shí)時(shí)采集視頻信號并進(jìn)行MPEG-4格式壓縮編碼，碼流可通過(guò)USB接口傳給PC機，或通過(guò)以太網(wǎng)接口進(jìn)行網(wǎng)絡(luò )傳輸。本系統選用的是Spartan-3 FPGA系列的XC3S200芯片，該芯片有4320個(gè)邏輯單元(LC)、216Kbit BlockRAM、4個(gè)數字延遲鎖相環(huán)(DDL)、173個(gè)用戶(hù)I／O，而且邏輯密度高、I／O多、成本低。本設計主要涉及電路板級硬件設計、FPGA片級硬件系統設計和系統軟件設計。

　　1 板級硬件設計

　　FPGA在電源和配置電路的支持下，即可構成嵌入式系統的最小化系統，并能實(shí)現片內的所有功能。在此最小化系統上，就可以根據本設計的應用需求，來(lái)擴展外部存儲模塊、視頻采集模塊、USB接口模塊、以太網(wǎng)接口模塊等功能模塊電路，從而形成電路板級硬件平臺。該板級硬件平臺的結構組成如圖1所示。

　　1.1 最小化系統

　　該FPGA是基于SRAM存儲結構的器件。每次上電時(shí)可將配置數據從外部配置存儲器加載到內部SRAM中，以使其構建邏輯結構從而實(shí)現邏輯功能。配置調試模塊主要包括配置存儲器、配置模式跳線(xiàn)開(kāi)關(guān)和JTAG調試端口，其中JTAG調試端口是系統開(kāi)發(fā)階段PC機與FPGA的通信接口，可用于從PC機下載FPGA配置數據，并在程序調試階段作為聯(lián)機接口。本設計采用Xilinx公司Platform Flash系列配置存儲器XCF02S，并采用14針JTAG接口。模式跳線(xiàn)開(kāi)關(guān)可決定FPGA是由JTAG還是由配置存儲器來(lái)進(jìn)行配置。系統時(shí)鐘模塊可對XC3S200提供50 MHz高頻時(shí)鐘信號，它采用高穩定性的石英晶體振蕩器分立元件。電源管理模塊采用DC／DC變換器來(lái)為系統各元件提供需要的各種電壓電流。以上部分與FPGA芯片相連即可構成嵌入式系統工作的最小化系統。

　　1.2 外部存儲擴展

　　由于XC3S200的片內存儲容量有限且掉電即失，因此必須配置大容量的外部?jì)Υ嫫?。本設計擴展了4MByte的flash和32MByte的SDRAM (包括一片AMD公司的AM29LV320DT90EC型Flash和兩片HYNIX公司的HY57V281620HCT-PI型SDRAM)。其中Flash在系統中用于存放程序代碼、常量表以及一些在系統掉電后需要保存的用戶(hù)數據。而SDRAM掉電數據即失，但其存取速度大大高于Flash且可讀可寫(xiě)，因而在系統中用作程序的運行空間、臨時(shí)數據及堆棧區等。

　　1.3 視頻采集模塊

　　TVP5150是TI公司推出的一款超低功耗的高性能混合信號視頻解碼芯片，可自動(dòng)識別NTSC／PAL／SECAM制式的模擬信號，并將其按照YCbCr4：2：2的格式轉化成數字信號，然后以8位內嵌同步信號的ITU-RBT.656格式輸出。TVP5150具有價(jià)格低、體積小、操作簡(jiǎn)便等特點(diǎn)。FPGA對TVP5150芯片的操作是通過(guò)I2C總線(xiàn)實(shí)現的，數據傳輸連接方式采用最簡(jiǎn)單的ITU-RBT.656方式。

　　1.4 USB接口模塊

　　USB接口模塊選用PHILIPS公司的高性能USB接口芯片PDIUSBD12。該芯片完全符合USB1.1規范，可支持DMA傳輸，并可通過(guò)高速8位并行接口和FPGA進(jìn)行通信，其最高并行接口速率可達到2 MB／s。

　　1.5 以太網(wǎng)接口模塊

　　該模塊采用Realtek公司生產(chǎn)的高度集成的以太網(wǎng)控制器RTL8019AS。RTL8019AS支持IEEE802.3標準和8位或16位數據總線(xiàn)。其內置16KB的SRAM可用于收發(fā)緩沖。在全雙工模式時(shí)，其收發(fā)可同時(shí)達到10Mbps。RTL8019AS可支持10Base5、10Base2、10BaseT，并能自動(dòng)檢測所連接的介質(zhì)。本設計采用RTL8019AS跳線(xiàn)接口模式，并通過(guò)16位數據總線(xiàn)連接FPGA。

　　2 片級硬件系統設計

　　在Spartan-3上構建嵌入式系統的基礎是MicroBlaze IP核。這是一種用硬件描述語(yǔ)言在FPGA內部實(shí)現的32位微處理器，采用RISC指令集和Harvard體系結構?？筛鶕煌耐庠O和存儲器配置進(jìn)行定制，并可以針對應用來(lái)調整處理器系統架構。在Spartan-3系列芯片上進(jìn)行該配置大約占用500 Slices。該IP核具有32個(gè)32位通用寄存器和2個(gè)專(zhuān)用寄存器。其32位寬的指令系統能支持3個(gè)操作數和兩種尋址方式，而其獨立的32位指令和數據總線(xiàn)則可與IBM的OPB總線(xiàn)完全兼容。通過(guò)模塊中的LMB總線(xiàn)，其32位指令和數據可直接與片內的塊存儲器相連。此外，該IP核還具有高速的指令和數據緩存(Cache)、三級流水線(xiàn)結構、32位地址總線(xiàn)、硬件調試邏輯、8個(gè)輸入和8個(gè)輸出的快速鏈路(FSL)接口等。MicroBlaze軟處理器的內部功能結構如圖2所示。

　　在FPGA上設計嵌入式系統時(shí)，可在最低層硬件資源上開(kāi)發(fā)片內外設IP核，或利用已開(kāi)發(fā)的IP核搭建嵌入式系統的硬件部分，然后開(kāi)發(fā)IP核的設備驅動(dòng)、應用接口(API)和應用層(算法)。通過(guò)標準總線(xiàn)接口將局部存儲器總線(xiàn)(LMB)和片內外設總線(xiàn)(OPB)連接到片內外設IP核，MicroBlaze處理器就可以和各種外設IP核及片內BlockRAM相連。該開(kāi)發(fā)工具提供的IP核均有相應的設備驅動(dòng)和應用接口，使用者只需利用相應的函數庫來(lái)編寫(xiě)自己的應用軟件和算法程序即可。對于用戶(hù)自己開(kāi)發(fā)的IP核，則需要自己編寫(xiě)相應的驅動(dòng)和接口函數。利用MicroBlaze處理器構建的基本嵌入式系統如圖3所示。