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EEPW首頁(yè) > EDA/PCB > 設計應用 > 利用AMSVF進(jìn)行混合信號SoC的全芯片驗證

利用AMSVF進(jìn)行混合信號SoC的全芯片驗證

作者:李煒 李濤 宋磊 時(shí)間:2008-07-14 來(lái)源:電子設計應用 收藏

  的快速包絡(luò )分析功能提供了對模擬/電路進(jìn)行模擬和設計的有效方法。任何包含已調制信號的電路或RF部分都可以通過(guò)快速包絡(luò )分析法進(jìn)行模擬,而電路的其它部分則由數字求解器或傳統的瞬態(tài)模擬法進(jìn)行仿真。包括數字和模擬電路在內的所有仿真都在每個(gè)時(shí)間步長(cháng)進(jìn)行同步,它考慮了各仿真之間的耦合,并確保解決方案的精確性??焖侔j(luò )分析可以跳過(guò)時(shí)鐘周期中的很多時(shí)點(diǎn),減少大量的時(shí)間步長(cháng)數,簡(jiǎn)化計算量。

本文引用地址:http://dyxdggzs.com/article/85650.htm

  以圖3中完整的RF電路為例,它包含了發(fā)射器、接收器和ADC/DAC Verilog-AMS模塊。與瞬態(tài)分析相比,快速包絡(luò )分析可以通過(guò)極小的精確性損失讓性能提高7倍。兩種方法的波形對比如圖4所示,來(lái)自快速包絡(luò )的最后一個(gè)波形跳過(guò)了很多周期。

圖3 完整的RF電路和ADC/DAC行為模塊

  結語(yǔ)

  已經(jīng)被證明是一種針對復雜電路進(jìn)行全芯片驗證的有效而強大的工具。它不僅提供了靈活的應用模式,還包括更加先進(jìn)而強大的功能,能夠幫助更多的用戶(hù)在設計的初期階段發(fā)現設計錯誤,縮短設計周期,實(shí)現一次性流片成功。


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