基于A(yíng)DSP-BF533和EPM7160實(shí)現的多路UART接口電路設計

　　0 引言

　　目前，在數字信號處理技術(shù)中，DSP+CPLD是控制接口設計中比較常用的方式。然而，AD-SP-BF533雖有異步串口，但該芯片只有一個(gè)異步串口，當一個(gè)系統中出現多個(gè)UART接口時(shí)，ADSP-BF533就顯得無(wú)能為力了。為此，本文采用CPLD來(lái)實(shí)現多路UART接口的設計，以滿(mǎn)足ADSP-BF533與多路UART接口的通信。

　　1 ADSP-BF533簡(jiǎn)介

　　ADSP-BF533處理器是Blackfin系列產(chǎn)品中的一員。其最大工作頻率可達600 MHz。Blackfin處理器內核包含有2個(gè)16位乘法器、2個(gè)40位累加器、2個(gè)40位ALU、4個(gè)視頻ALU和1個(gè)40位移位器，可處理來(lái)自寄存器組的8位、16位或32位數據。

　　該處理器包含有豐富的外設，可通過(guò)不同的高速寬帶總線(xiàn)與內核相連。該系統不但配置靈活，而且有極好的性能。通用外設包括UART、帶有PWM(脈沖寬度調制)和脈沖測量能力的定時(shí)器、通用I／O標志引腳、實(shí)時(shí)時(shí)鐘和看門(mén)狗定時(shí)器等。

　　該處理器有多個(gè)獨立的DMA控制器，能夠以最小的處理器內核開(kāi)銷(xiāo)自動(dòng)完成數據傳輸。DMA傳輸可以發(fā)生在A(yíng)DSP-BF533處理器的內部存儲器和任一有DMA能力的外設之間。此外，DMA傳輸也可以在任一有DMA能力的外設和已連接到外部存儲器接口的外部設備之間完成(包括SDRAM控制器、異步存儲器控制器)。有DMA傳輸能力的外設包括SPORTs、SPI端口、UART和PPI端口。每個(gè)獨立的、有DMA能力的外設至少應有一個(gè)專(zhuān)用DMA通道。

　　ADSP-BF533處理器有16個(gè)雙向通用可編程I／O引腳(PF15-0)。每一個(gè)可編程引腳對標志控制寄存器、標志狀態(tài)寄存器和標志中斷寄存器的編程均可獨立控制。標志方向控制寄存器可規定每個(gè)獨立的PFx引腳的方向，并可用作輸入或輸出。

　　ADSP-BF533該處理器提供有1個(gè)全雙工的通用異步接收／發(fā)送(UART)端口，并與PC標準的UART完全兼容。UART端口可為其它外設或主機提供一個(gè)簡(jiǎn)化的UART接口，并可支持全雙工、有DMA能力的異步串行數據傳輸。UART端口可支持5～8個(gè)數據位、1或2個(gè)停止位以及無(wú)校驗、奇校驗、偶校驗位。UART端口的波特率、串行數據格式、錯誤代碼的產(chǎn)生和狀態(tài)、中斷等均可編程設置。

　　2 ModelSim仿真工具

　　ModelSim為HDL仿真工具，利用該軟件可對所設計的VHDL或Verilog程序進(jìn)行仿真。Model-Sim支持IEEE常見(jiàn)的各種硬件描述語(yǔ)言標準。

　　Modelsim仿真工具是Model公司開(kāi)發(fā)的。它可以支持Verilog、VHDL以及它們的混合仿真，也可以將整個(gè)程序分步執行，使設計者直接看到自己程序的下一步要執行的語(yǔ)句，而且在程序執行的任何步驟、任何時(shí)刻，都可以查看任意變量的當前值，也可以在Dataflow窗口查看某一單元或模塊輸入輸出的連續變化等情況，因而比quar-tus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。

　　3異步串口原理

　　UART(Universal Asynchronous Receiver／Trans-mitter)通用異步收發(fā)器是用于控制計算機與串行設備的芯片。它提供有RS-232C數據終端設備接口，因此，可以通過(guò)計算機和調制解調器或其它使用RS-232C接口的串行設備進(jìn)行通信。UART內部結構原理如圖1所示。圖2所示是其系統總體結構框圖。圖2中的總線(xiàn)控制邏輯主要用于完成數據總線(xiàn)的方向控制。

　　UART發(fā)送模塊中16位并行數據的高4位用來(lái)控制是發(fā)向第幾路的數據，低八位則是要發(fā)給該路異步串口的數據。發(fā)送模塊中還有一部分用來(lái)把并行低8位數據轉化成串行8位數據，然后再根據并行數據的高4位判斷發(fā)往哪一個(gè)異步串口。

　　UART接收模塊中，把接收到的8位串行數據轉化成并行數據送到總線(xiàn)控制邏輯，然后通過(guò)中斷通知DSP來(lái)讀取。

　　這樣就實(shí)現了通過(guò)DSP的并行數據總線(xiàn)來(lái)控制10路異步串口的收發(fā)數據。

　　4波形仿真

　　4.1發(fā)送模塊的仿真波形

　　本設計中的EPM7128采用24.576 MHz的晶振輸入，使用時(shí)應根據外部的串口波特率在內部通過(guò)編程對此輸入時(shí)鐘進(jìn)行相應的分頻處理。其發(fā)送模塊的仿真波形圖如圖3所示。圖中，data_in是DSP輸入的并行16位數據，reset可用來(lái)復位，高電平有效；write_strobe是DSP的寫(xiě)信號；sl_out～s10_out分別是異步串口1～10的輸出。為了驗證本設計的靈活性，可以控制不同的串口讓其輸出不同的數據，也就是由串口1～10分別輸出1～10的數據。

　　在發(fā)送模塊中，通過(guò)檢測write_strobe的下降沿可以把并行數據存儲到CPLD中，再使能發(fā)送時(shí)鐘，并給數據加上起始位0、校驗位、停止位1，然后按照發(fā)送時(shí)鐘的節拍把數據一位一位的發(fā)送出去。

　　4.2接收模塊的仿真波形

　　在EPM7128中編程檢測輸入串口數據的下降沿，并使能接收時(shí)鐘，然后即可開(kāi)始接收數據。接收數據時(shí)，要把接到的第一位數據去掉，然后取第2～9位數據，這樣就把起始位去掉了，從而得到八位數據。接收模塊的仿真波形如圖4所示。

　　seriall_in～serial10_in是第一路到第十路串口的接收端口，它們的輸入數據依次是1～10；clock是系統時(shí)鐘；reset是系統復位，高電平有效；read_strobe是DSP的讀信號；flag是通道選擇，用1～10分別對應開(kāi)通第1路到第10路串口通道，圖5是第10路串口所接收的信號局部波形放大圖；data_0是并行數據輸出；received8位串行數據接收完畢后，通過(guò)高電平向DSP發(fā)出的中斷請求信號，以便DSP通過(guò)讀信號read_strobe讀取數據；rxclk_enable是接收串行數據時(shí)鐘使能；rxclk是接收串行數據時(shí)鐘。

　　從圖5的放大圖可以看出，在串口沒(méi)有接收數據時(shí)，data_o為高阻狀態(tài)，txclk_enable是低電平，因而不使能，txclk沒(méi)有接收時(shí)鐘，received是低電平，沒(méi)有置高；而當開(kāi)始接收數據時(shí)，data_o是高阻態(tài)，txclk_enable為高電平使能，tx-clk有接收時(shí)鐘；此后再當接收完數據時(shí)，re-ceived為高電平并向DSP發(fā)送中斷請求信號；此時(shí)，DSP響應中斷，并通過(guò)read_strobe置低來(lái)讀取數據，從而使數據10出現在并行數據線(xiàn)上。

　　現在可以從serial10_in結合rxclk來(lái)分析接收到的數據，串行數據依次是0010100001，因為第一位0是起始位．故數據從第二位算起的八位數據是01010000，又因數據是低位先發(fā)，因此，真正的數據是00001010(十進(jìn)制數是10)，由圖中可以看到，data_o上輸出的確實(shí)是10。

　　5 結束語(yǔ)

　　當一個(gè)系統中存在多個(gè)異步串行接口時(shí)，基于A(yíng)DSP-BF533和CPLD設計的、具有多路UART接口的系統，可以方便的分別與多個(gè)異步串口進(jìn)行通信，而且靈活性比較強，成本也很低，功能也比較完善。目前，該設計經(jīng)實(shí)際板子驗證，結果證明完全可行。