一種結構簡(jiǎn)單的低壓低功耗ALU單元設計

　　在邏輯與或的功能部分，采用了兩個(gè)信號來(lái)控制（Cnt2和Cnt3）(Figure 2所示),當全加器的和信號以及邏輯與/或功能信號產(chǎn)生后，再使用一個(gè)2選1選擇器（控制信號為Cnt1），共使用了三個(gè)控制信號實(shí)現了全加及邏輯與/或的功能（見(jiàn)Table 1），使用了兩個(gè)用傳送門(mén)實(shí)現的2選1選擇器串聯(lián)后，這個(gè)電路會(huì )有兩個(gè)閥值電壓的損失，不過(guò)這并不影響最終電路的正確操作，因為兩個(gè)閥值電壓的損失在3.3v的工作電壓下還是可以正確工作。

　　至于左移、右移和SWAP功能可以通過(guò)傳輸門(mén)來(lái)實(shí)現（見(jiàn)Figure 2右部分），通過(guò)不同的控制信號可以輕易的實(shí)現這些功能。

　　前面提到了本文中提出的電路會(huì )有兩個(gè)閥值電壓的損失，為了后續電路的正確工作我們可以加一個(gè)電平恢復電路，同時(shí)這個(gè)電路還可以加快電路的傳送速度（見(jiàn)Figure 2右半部分）,在此恢復電路中我們使用了一個(gè)控制信號（Cnt4）來(lái)實(shí)現三態(tài)門(mén)的功能以控制信號的輸出與否。加上這部分電路后輸出信號會(huì )取反，在許多處理器中信號采用的是補碼形式，而這為補碼的實(shí)現提供了便利。

　　3. 電路分析和仿真結果

　　一些其他的全加器設計將用來(lái)和本文的全加器比較，因為設計的目標是降低電路的復雜性和提高電路的速度以及能量損耗的降低，所以主要關(guān)注于門(mén)數少并基于傳送門(mén)的全加器之間的比較。已有的全加器總結如下表2。

　　在0.35um工藝下仿真一些10管的全加器的DC特性，其中Vdd為3.3v，反向器的（W/L）p=1.4um/0.35um 以及(W/L)n=0.7um/0.35um（table3）。另外，此電路在1.9v的電壓下依然可以正確工作，這為進(jìn)一步降低功耗提供了一個(gè)很好的途徑。

　　對整個(gè)電路進(jìn)行DC分析，得到整個(gè)電路的功耗為12.12 uw，延時(shí)1.5ns,仿真結果見(jiàn)圖5。另外在A(yíng)C方面,這個(gè)電路的工作頻率也是比較高的。

圖5 . 電路仿真結果

　　4．結論

　　本文提出了一種新的1位的ALU單元。所提議的ALU單元在DC方面，可以在很低的工作電壓下工作，功耗小且速度快；在A(yíng)C方面，由于采用了CLRCL全加器可以工作在很高的頻率下。同時(shí)，比較了現有的一些全加器的性能，可以看到文中的CLRCL電路不僅使用的晶體管的數目較少，同時(shí)它的功耗和速度性能也是比較優(yōu)良的,極大的提高了1位ALU的性能。

　　本文創(chuàng )作者新點(diǎn)：

　　本文針對目前在RISC結構的MCU/MPU等中需要使用低功耗，小面積，快速的ALU單元，提出了一種新的結構簡(jiǎn)單的ALU單元結構，在此結構中使用的全加器是目前比較流行的10－T全加器，通過(guò)對全加器布爾邏輯的重組，使這種全加器在級連結構中不會(huì )產(chǎn)生多閥值損失的情況，最后在電路輸出部分采用了電平恢復結構，使電路的輸出波形很好，同時(shí)這種結構與現有的結構相比有著(zhù)明顯的面積，速度，功耗方面的優(yōu)勢。

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