基于短時(shí)能量和短時(shí)過(guò)零率的VAD算法及其FPGA實(shí)現

　　2．5 控制模塊

　　控制模塊控制高通濾波、加窗、平均能量計算以及語(yǔ)音判決模塊的運行，并且根據實(shí)際情況對門(mén)限進(jìn)行更新。

　　2．6 系統綜合結果

　　表2為本設計在兩款FPGA芯片上的綜合結果。

　　綜合結果顯示，本設計在硬件上占用的資源較少，并可在低成本的FPGA（考慮到成本，選用CycloneII系列的EP2C5T144C7）上實(shí)現。因此本設計也可以與其他數字語(yǔ)音處理模塊一起構成完整的語(yǔ)音處理芯片。

　　2．7 仿真結果及分析

　　圖7為ModelSim仿真結果。圖中最后一行信號為檢測結果，高電平表示語(yǔ)音，低電平表示靜音。由仿真結果可以看到，所設計的FPGA可以滿(mǎn)足準確性及實(shí)時(shí)性的要求。

　　由前面各個(gè)模塊的分析結果可以推算出，本設計在采集完一幀數據、在14個(gè)時(shí)鐘周期后可將判決結果輸出。

　　本文介紹了基于短時(shí)能量和短時(shí)過(guò)零率的VAD算法的FPGA實(shí)現。整個(gè)系統采用VHDL進(jìn)行描述，并進(jìn)行了仿真，驗證了設計的正確性。系統的時(shí)鐘頻率可達46.22MHz,可在采集完一幀數據后的302.90ns內輸出檢測結果，符合實(shí)時(shí)性的要求。由于本設計采用VHDL進(jìn)行描述，因此具有可移植性，同時(shí)由于設計所使用的硬件資源并不多，因此也可以作為一個(gè)模塊應用到其他系統中。

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