SDRAM接口的VHDL設計
作者：清華大學(xué)電子工程系 沙燕萍 曾烈光
時(shí)間：2008-06-13
來(lái)源：電子技術(shù)應用
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3.2 SDRAM寫(xiě)操作時(shí)序設計
本文引用地址：http://dyxdggzs.com/article/84168.htm當數據轉移方向為從雙口RAM到SDRAM時(shí)，如果SDRAM寫(xiě)操作行地址未發(fā)生變化，可以滿(mǎn)足每時(shí)鐘周期寫(xiě)入一次數據的高速操作。但是當SDRAM行地址發(fā)生變化時(shí)，必須返回預充狀態(tài)，由于從SDRAM的寫(xiě)命令輸入到SDRAM數據輸入之間沒(méi)有延時(shí)，所以判斷下一寫(xiě)操作的行 地址是否發(fā)生變化無(wú)需提前判斷，因此寫(xiě)操作狀態(tài)轉移圖比讀操作部分簡(jiǎn)單。寫(xiě)操作部分的狀態(tài)轉移圖如圖３所示。
在所設計的讀、寫(xiě)操作時(shí)序中，SDRAM地址、數據、控制信號和RAM部分的地址、數據、讀寫(xiě)控制信號均由有限狀態(tài)機產(chǎn)生，因此在狀態(tài)轉移過(guò)程中還必須仔細考慮RAM部分輸出控制信號的時(shí)序關(guān)系。
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