應用PCI 9656的數據接收卡設計

　　數據傳輸是數字信號處理過(guò)程中的重要一環(huán)，其效率影響整個(gè)數據處理系統的性能。數據傳輸往往采用行業(yè)中標準化的總線(xiàn)技術(shù)，使數字系統的設計可靠、方便、易于升級。PCI作為一種成熟的總線(xiàn)標準，應用于許多系統的數據傳輸過(guò)程。針對工業(yè)環(huán)境建立的CompactPCI標準結合了PCI的電氣特性與優(yōu)良的機械特性，在工業(yè)領(lǐng)域的應用更為廣泛。在設計基于PCI或CompactPCI總線(xiàn)的數字設備時(shí)，采用各公司提供的通用PCI I/O芯片或IP核，可簡(jiǎn)化復雜的PCI接口設計，加快產(chǎn)品的研發(fā)和升級。PCI 9656是PLX公司為高速PCI（CompactPCI）總線(xiàn)應用而設計的通用I/O芯片，適用于66MHz、64bit的PCI（CompactPCI）總線(xiàn)，提供了528MB/s（PCI總線(xiàn)）和264MB/s（局部總線(xiàn)）的突發(fā)傳輸速度，能夠滿(mǎn)足大多高速數字系統的性能要求。

　　1 PCI 9656功能簡(jiǎn)述

　　PCI 9656支持66MHz、64bit的PCI R2.2規范，提供了兼容PICMG 2.1 R2.0規范的CompactPCI Hot Swap接口，其局部總線(xiàn)達到66MHz、32bit（支持0~66MHz、8/16bit），可為PCI（CompactPCI）適配器及嵌入式系統設計提供高性能的總線(xiàn)接口。PCI 9656的配置寄存器與PCI 9054、PCI9056兼容，也方便了原有設計的移植。

　　PCI 9656具有6條獨立的數據通道，用于Direct Master、Direct Slave以及DMA功能模式下的數據傳輸，其深FIFO設計有效提升了總線(xiàn)的突發(fā)傳輸性能。

　　1 Direct Master模式。用于局部總線(xiàn)到PCI（CompactPCI）的數據傳輸，16 QWords（128byte）和32 QWords（256byte）的FIFO各應用于數據的讀、寫(xiě)通道。

　　2 Direct Slave模式。用于PCI（CompactPCI）到局部總線(xiàn)的數據傳輸，16 QWords（128byte）和32 QWords（256byte）的FIFO各應用于數據的讀、寫(xiě)通道。

　　3 DMA模式。PCI 9656提供了兩條DMA通道（Channel 0、Channel 1），使用了兩獨立的32 QWords（256byte）雙向FIFO。兩條DMA通道可同時(shí)傳輸數據，通過(guò)PCI 9656的MARBR寄存器可配置其優(yōu)先級關(guān)系。PCI 9656的DMA方式有常規的塊模式（Block mode）和集散模式（Scatter/Gather mode），而且支持以DREQ#、DASK#信號請求、應答的命令模式（Demand mode），可應用于通信領(lǐng)域中的實(shí)時(shí)數據傳輸。

　　在局部總線(xiàn)端，PCI 9656簡(jiǎn)化了數據的傳輸控制邏輯，與ISA總線(xiàn)類(lèi)似，方便了傳輸控制的設計實(shí)現。PCI 9656的局部總線(xiàn)有三種應用模式，可以適用不同的嵌入式處理器。

　　1 M模式。支持Motorola 32bit的處理器，提供了可與MPC850、MPC860 PowerQCICC 直接相連的接口。

　　2 C模式。適合大多數處理器的通用模式，在設計中多采用此模式。

　　3 J模式。與C模式類(lèi)似，但其地址線(xiàn)與數據線(xiàn)復用。

　　2 數據接收卡設計

　　PCI 9656片內資源豐富，功能多樣，采用PCI 9656為接口芯片，可方便地進(jìn)行PCI（Compact）適配器的設計。而在PCI 9656的局部總線(xiàn)端，往往不需要實(shí)現其全部邏輯功能，可依據需要選取配置，更進(jìn)一步簡(jiǎn)化設計。

　　圖1是應用PCI 9656的CompactPCI數據記錄卡的設計框圖，此數據接收卡應用于一款合成孔徑雷達的數據記錄器中，數據源為34bit的差分信號，32bit數據，1bit采樣時(shí)鐘，1bit數據有效標志位。圖1中：時(shí)鐘驅動(dòng)ICS553向PCI 9656、邏輯控制模塊和FIFO提供同步時(shí)鐘信號；初始化配置芯片采用Microchip 93LC56B，PCI 9000系列提供3線(xiàn)的E2PROM串行接口，可在系統上電時(shí)初始化內部配置寄存器；差分到單端信號的轉換經(jīng)由Ti公司的LVDT386和390完成；FIFO采用了IDT公司所設計的高速、低功耗的72T36135M，數據容量為512K×36bit，使用易于級聯(lián)的First Word Follow Through工作模式；邏輯控制部分采用Altera的MAXII EPM1270，實(shí)現FIFO到PCI 9656局部總線(xiàn)間的數據傳輸控制。

　　2.1 PCI9656的設計應用

　　在CompactPCI端，PCI 9656提供了66MHz、64bit總線(xiàn)應用所需信號，可依據CompactPCI規范連接，通過(guò)簡(jiǎn)單的外部電路，可實(shí)現Hot Swa p功能。

　　在局部總線(xiàn)端，采用了PCI 9656的C模式。在C模式下，PCI 9656的局部總線(xiàn)可配置實(shí)現三種數據傳輸邏輯。（1）Single cycle mode。每次傳輸1個(gè)數據（8/16/32bit），默認的傳輸模式。（2）Burst-4 mode。每次4個(gè)數據，應用Intel i960與IBM PPC401處理器時(shí)的推薦模式。（3）Continuous burst mode。多數據的連續突發(fā)傳輸模式，提供了最大的數據吞吐量。在傳輸過(guò)程中，從設備（Slave）可通過(guò)Bterm#信號停止傳輸過(guò)程。模式2與模式3只選其一，模式1始終可用。在數據接收卡中，采用了連續突發(fā)（Continuous burst）模式，可以有效的利用局部總線(xiàn)帶寬。

　　分析接收卡的設計：局部總線(xiàn)端無(wú)處理器，PCI 9656在此端為主設備（Master），始終占用總線(xiàn)，負責邏輯控制的CPLD為從設備（Slave），始終響應PCI 9656。數據傳輸過(guò)程只利用了PCI 9656的Direct Slave和DMA模式，，而且不需DMA的命令模式，運行過(guò)程中數據通過(guò)FIFO單向傳輸，不需解碼地址信號，對CPLD的控制可通過(guò)向其寫(xiě)命令碼完成。因此，可以對PCI 9656的許多信號簡(jiǎn)化處理，只需實(shí)現如下信號的時(shí)序要求：

　　LD[31:0]，32bits數據信號。

　　ADS#，總線(xiàn)操作的開(kāi)始標志。

　　Blast#，突發(fā)傳輸的結束標志。

　　LW/R#，寫(xiě)/讀信號。

　　Wait#，主設備暫停傳輸信號，信號無(wú)效標志主設備正常。

　　Ready#，從設備操作完成信號，信號有效標志從設備正常。

　　EOT#，數據傳輸異常中止信號，用于FIFO溢出或空時(shí)中斷數據傳輸。

　　Lint#，中斷信號輸入，用于引起CompactPCI總線(xiàn)端的中斷。

　　LRST#，局部總線(xiàn)端重置。

　　信號經(jīng)簡(jiǎn)化后，在正常的讀寫(xiě)操作中，只需要處理ADS#、Blast#、LW/R#、Wait#、Ready#與數據的邏輯關(guān)系，Single cycle可認為是Continuous burst的特例，從而將兩種模式下的邏輯時(shí)序統一處理。正常操作中，ADS#、Blast#、Wait#、Ready#需滿(mǎn)足的邏輯關(guān)系如圖2所示：

　　圖2中，ADS#、Blast#、Wait#信號由PCI 9656驅動(dòng)，LW/R#（圖2中未標出）也由PCI 9656驅動(dòng)，在整個(gè)過(guò)程中處于低或高，標志PCI 9656對總線(xiàn)的讀或寫(xiě)操作。Ready#由CPLD驅動(dòng)，Data為雙向信號。CPLD空閑狀態(tài)時(shí)監測ADS#信號，一旦ADS#有效，則根據LW/R#轉入讀或寫(xiě)操作。讀操作中，CPLD將FIFO數據讀出，同時(shí)將Ready#置為有效狀態(tài)，需監測Wait#，Wait#無(wú)效時(shí)，才可繼續讀取下一數據；寫(xiě)操作中，CPLD需將Ready#置為有效狀態(tài)，監測Wait#，Wait#無(wú)效時(shí)，CPLD才可完成總線(xiàn)上數據的寫(xiě)入；當CPLD檢測到Blast#、Wait# 、Ready#均為有效狀態(tài)時(shí)，便完成最后一個(gè)數據的傳輸操作，轉至空閑狀態(tài)。

　　實(shí)現上述的數據傳輸邏輯，再加上適當的異常情況和測試轉換控制，便可設計CPLD的邏輯控制模塊。

　　2.2 MAXII EPM1270應用

　　MAXII系列是Altera公司的新型架構CPLD，與傳統架構的CPLD相比，MAXII的功耗和成本大幅降低，資源密度和性能卻顯著(zhù)提升，非常適用于接口間的控制協(xié)議轉換。設計中采用了MAXII的EPM1270型號CPLD，其設計結構如圖3所示。MAXII EPM1270內部主要分為邏輯控制、測試、FIFO三個(gè)模塊：

　　1 FIFO采用Altera提供的IP核實(shí)現，容量可根據資源利用情況調節，使用FWFT（First Word Follow Through）模式，為CPLD提供與外部FIFO簡(jiǎn)便的接口。

　　2 測試模塊產(chǎn)生測試數據，控制數據通道在真實(shí)數據源與測試數據源間切換，在測試接收卡時(shí)使用。

　　3 邏輯控制模塊內有異常和測試控制、狀態(tài)轉換控制兩部分，通過(guò)一個(gè)8bit寄存器進(jìn)行通信。（1）寄存器控制CPLD的測試模塊、狀態(tài)選擇，同時(shí)記錄FIFO的狀態(tài)變化。（2）異常和測試控制部分依據狀態(tài)寄存器內容控制測試模塊，監測FIFO的溢出、半滿(mǎn)、空等狀態(tài)，產(chǎn)生Lint#信號或通過(guò)控制寄存器傳遞到狀態(tài)轉換控制部分，使之有效EOT#，中斷數據傳輸。（3）狀態(tài)轉換控制部分執行局部總線(xiàn)的數據讀寫(xiě)邏輯，建立了四個(gè)狀態(tài)：S0，空閑狀態(tài)；S1，數據讀狀態(tài)；S2，寄存器讀狀態(tài)；S3，命令寫(xiě)狀態(tài)。S0狀態(tài)下根據LW/R#信號和寄存器內容確定向S1、S2、S3狀態(tài)的轉換。S1狀態(tài)下讀取FIFO數據，根據FIFO狀態(tài)產(chǎn)生異常中止信號EOT#。S2狀態(tài)下 讀取8bit寄存器內容。S3狀態(tài)下向8bit寄存器寫(xiě)入命令碼來(lái)改寫(xiě)和重置其相關(guān)比特位，從而控制CPLD的測試模塊，切換S1、S2狀態(tài)，清空FIFO。

　　通過(guò)上述設計模塊，MAXII CPLD便可在PCI 9656與IDT 72T36135M之間建立一個(gè)簡(jiǎn)捷的數據傳輸通道。

　　3 結束語(yǔ)

　　PCI 9656采用了PLX公司業(yè)界領(lǐng)先的數據通道架構技術(shù)，其豐富的功能為高速的PCI（CompactPCI）總線(xiàn)應用提供了簡(jiǎn)捷的I/O設計途徑。文章介紹了采用PCI 9656作為PCI I/O設計的一款應用于66Mhz、64bit CompactPCI總線(xiàn)系統的數據接收卡。本文作者創(chuàng )新點(diǎn)： 1 將PCI 9656應用于66Mhz、64bit CompactPCI總線(xiàn)系統，滿(mǎn)足高速數據傳輸的要求。2 采用CPLD內建FIFO的IP核實(shí)現FIFO與PCI 9656的接口連接，優(yōu)化了CPLD的轉換邏輯。

　　參考文獻：

　　[1] PLX Technology, Inc，PCI 9656BA Data Book Version1.1，2003.10。

　　[2] Altera Corporation，MAX II Device Handbook，2005.8。

　　[3] Integrated Device Technology, Inc，IDT72T36135M Data Sheet，2005.9。

　　[4]沈羽,齊偉民,張毅,實(shí)時(shí)高速數據采集與存儲系統的一種實(shí)現方法,微計算機信息,2006,1-1:83-85。