使用VHDL語(yǔ)言設計FPGA的幾個(gè)常見(jiàn)問(wèn)題的探討

       詳細討論了在MAX plusⅡ開(kāi)發(fā)平臺下使用VHDL硬件描述語(yǔ)言設計現場(chǎng)可編程門(mén)陣列(FP-GA)時(shí)常見(jiàn)的三個(gè)問(wèn)題：等占空比分頻電路、延時(shí)任意量的延時(shí)電路、雙向電路。

      1 引言
   

本文引用地址：http://dyxdggzs.com/article/78665.htm

       隨著(zhù)EDA技術(shù)的發(fā)展，使用硬件語(yǔ)言設計可編程邏輯器件(PLD)/現場(chǎng)可編程門(mén)陣列(FPGA)成為一種趨勢。FPGA是一種將門(mén)陣列的通用結構與PLD的現場(chǎng)可編程特性結合為一體的新型器件，具有集成度高、通用性好、設計靈活、編程方便、產(chǎn)品上市快等諸多優(yōu)點(diǎn)。美國Xilinx公司于1985年領(lǐng)先推出了FPGA。目前市場(chǎng)上應用較廣泛的FPGA產(chǎn)品當數Xilinx公司的Spartan和Virtex系列及Al-tera公司的ACEX和APEX系列。
   

       目前最主要的硬件描述語(yǔ)言是VHDL和Ver-ilog HDL。VHDL發(fā)展的較早，語(yǔ)法嚴格，而VerilogHDL是在C語(yǔ)言的基礎上發(fā)展起來(lái)的硬件描述語(yǔ)言，語(yǔ)法較自由。在工程應用尤其是在有關(guān)控制電路的設計中，用VHDL硬件描述語(yǔ)言設計FPGA經(jīng)常會(huì )遇到以下三個(gè)問(wèn)題：實(shí)現等占空比、非等占空比整數分頻的分頻電路；在時(shí)鐘控制下對同步脈沖信號任意時(shí)間量的延遲；使用VHDL語(yǔ)言進(jìn)行雙向電路的設計。

       2 常見(jiàn)問(wèn)題

       2.1 分頻電路
   

       分頻電路是數字系統設計中的基本電路。在硬件電路設計中，時(shí)鐘信號是最重要的信號之一，經(jīng)常需要對較高頻率的時(shí)鐘進(jìn)行分頻操作，得到較低頻率的時(shí)鐘信號。分頻電路一般分為三種：
   

       第一種是任意占空比的偶數分頻及非等占空比的奇數分頻，通常由計數器或計數器的級聯(lián)來(lái)完成。
   

       第二種是等占空比的奇數分頻電路。要實(shí)現占空比為50％的M=2N+1分頻電路，本文采用計數器和1個(gè)或門(mén)來(lái)實(shí)現。
   

       利用時(shí)鐘的上升沿計數，設計一個(gè)模M的計數器：下降沿時(shí)判斷計數器的值并產(chǎn)生占空比為1：2N的M分頻器C1；上升沿時(shí)判斷計數器的值并產(chǎn)生占空比為N：N+1的M分頻器CO。兩個(gè)分頻器的輸出端相或既可實(shí)現等占空比的M分頻器。程序附下。圖1為等占空比5分頻電路的仿真波形。

    architecture Behavioral of div is

   
       如果在上述程序最后加入判斷語(yǔ)句，則該段程序可以實(shí)現等占空比的任意分頻，判斷M-N的奇偶性：M-N為偶數，CO就是所要的分頻輸出；M-N為奇數．C0+C1為所要的分頻輸出。
   

       第三種是小數分頻電路。實(shí)現分頻系數為N-0.5的分頻器．可以采用1個(gè)模N的減法計數器、1個(gè)異或門(mén)、1個(gè)2分頻器。要想用同一個(gè)電路完成多種形式半分頻，可以在半整數分頻器原理的基礎上對異或門(mén)加1個(gè)使能控制信號。

        2.2 延時(shí)電路
   

       延時(shí)電路是電子設計中常用的電路。在學(xué)習數字電路時(shí)采用555型集成定時(shí)器來(lái)實(shí)現脈沖的延遲，而在進(jìn)行信號處理時(shí)，很多設計并不能使用555集成定時(shí)器來(lái)完成。用VHDL語(yǔ)言設計時(shí)一般用計數器或計數器的級聯(lián)來(lái)實(shí)現。下面以一個(gè)實(shí)例來(lái)說(shuō)明如何實(shí)現任意時(shí)間量的延時(shí)。
   

      在5 MHz時(shí)鐘CLK控制下對同步信號SYNC進(jìn)行N延時(shí)(SYNC脈沖寬度為2 μs，脈沖重復頻率為1 kHz；0μs≤N≤998 μs)。要求每次在同步脈沖上升沿到來(lái)時(shí)開(kāi)始延時(shí)，并在延時(shí)結束后產(chǎn)生寬度為10 μs的選通信號。
   

      需要產(chǎn)生的延時(shí)時(shí)序如圖2所示(延時(shí)量N=4.2μs)。
   

      這里采用3個(gè)計數器和1個(gè)或門(mén)產(chǎn)生上述延時(shí)信號，如圖3所示，模N計數器計延時(shí)量；模50計數器計選通信號的寬度；模N+50計數器用于產(chǎn)生使能信號。用VHDL硬件描述語(yǔ)言進(jìn)行硬件電路設計時(shí)，同一個(gè)進(jìn)程中不能用2個(gè)時(shí)鐘來(lái)觸發(fā)，而時(shí)序圖中又要求在同步脈沖SYNC的上升沿開(kāi)始延時(shí)，為了解決這一問(wèn)題，采用了模N+50計數器和1個(gè)或門(mén)。

       當同步脈沖為高電平時(shí)，模N計數器和模N+50計數器開(kāi)始計數，并置dly_en為高電平。模N計數器滿(mǎn)，置dly_enl為高電平同時(shí)產(chǎn)生選通信號。當模N+50計數器計滿(mǎn)即選通信號產(chǎn)生完之后置dly_en為低電平。當下一個(gè)同步脈沖到來(lái)時(shí)重復以上過(guò)程。這種設計電路的好處是當同步脈沖的寬度改變時(shí)對時(shí)序控制并無(wú)影響,因為在計數過(guò)程中只用了SYNC的上升沿，從延時(shí)開(kāi)始到選通信號結束,在或門(mén)的作用下SYNC對計數器不起控制作用。

       上述電路的VHDL程序如下：

       該程序選擇N=20，即延時(shí)量是4.2 μs，由于要使用時(shí)鐘來(lái)判斷SYNC的上升沿情況，因此，如果令N=0，產(chǎn)生的delay信號仍然會(huì )有1個(gè)時(shí)鐘的固有延時(shí)，在計算延時(shí)量時(shí)應充分考慮到這一點(diǎn)，延時(shí)量=(N+1)×時(shí)鐘周期。該程序是雷達目標模擬器時(shí)序控制程序的一部分，它產(chǎn)生的延時(shí)用于模擬目標的距離，隨著(zhù)目標的運動(dòng)，要求模擬的延時(shí)量也要變化，每次同步脈沖上升沿到來(lái)之前，DSP會(huì )計算出延時(shí)量N并通過(guò)數據總線(xiàn)送給FPGA。

       2.3 雙向電路
   

       在工程應用中，雙向電路是設計者必須面對的問(wèn)題。
   

        使用VHDL語(yǔ)言設計FPGA時(shí)，經(jīng)常會(huì )遇到很多接口控制電路的設計，例如FPGA與外部存儲設備的接口電路設計、FPGA與DSP接口電路的設計、FPGA與CPU接口電路的設計等，其中數據總線(xiàn)的設計是不可避免的，而數據總線(xiàn)往往是雙向的。因此，如何正確處理數據總線(xiàn)是進(jìn)行時(shí)序邏輯電路設計的基礎。
   

       在程序設計過(guò)程中，雙向信號既作為信號的輸入又作為信號的輸出。常見(jiàn)雙向信號的模式有二種，第一種是雙向信號作為一個(gè)信號的輸入，作為另一信號的輸出；第二種是雙向信號既作為輸出又作輸入。經(jīng)常用的數據總線(xiàn)就是第二種模式。要很好地進(jìn)行雙向電路的設計，關(guān)鍵在于實(shí)體部分必須對端口屬性進(jìn)行說(shuō)明，端口屬性必須為inout類(lèi)型；在構造體內需要對輸出信號進(jìn)行有條件的高阻控制。
   

       下面結合一段程序說(shuō)明用VHDL編寫(xiě)數據總線(xiàn)時(shí)應注意的問(wèn)題，第一種模式的雙向信號編寫(xiě)與此類(lèi)似。
   

       DBus為數據總線(xiàn)，datal6(15 downto 0)和SA(18downto 0)為16位和19位的寄存器，dlyL和dlyH為datal6的使能端，AddrLReg、AddrMReg、AddrHReg為SA的使能端。
   

       dlyL或dlyH為高電平時(shí)FPGA從數據總線(xiàn)上讀取數據(延時(shí)量)，鎖存在數據寄存器datal6里；AddrLReg、AddrMReg、AddrHReg有1個(gè)為高電平時(shí)FPGA把狀態(tài)寄存器SA的值送到數據總線(xiàn)上。

       在雙向電路程序設計中，DBus輸入是普通的in類(lèi)型，而在輸出時(shí)需要加一定的控制條件來(lái)控制高阻狀態(tài)。最后一句不可省去，它說(shuō)明了雙向信號的三態(tài)輸出，更要注意when后面語(yǔ)句的條件限制，如果條件限制太寬就會(huì )錯誤占用雙向信號總線(xiàn)，引起總線(xiàn)的誤操作；如果條件限制太窄，輸出寄存器的數據就不能正確地送到數據總線(xiàn)，引起數據的丟失。一般可以使用枚舉法一一把用到的地址線(xiàn)羅列出來(lái)，表示只有在這樣的地址線(xiàn)的情況下才會(huì )用到數據總線(xiàn)，否則其他狀態(tài)對數據總線(xiàn)進(jìn)高阻，表示不占用數據總線(xiàn)。

       3 結束語(yǔ)
   

       DSP技術(shù)在許多領(lǐng)域具有廣泛的用途，以往經(jīng)常采用的固定功能的DSP或ASIC可以提供很好的實(shí)時(shí)性能，但其靈活性差，不適合在實(shí)驗室或技術(shù)開(kāi)發(fā)等場(chǎng)合使用；DSP在軟件算法上受到一定的限制，因此使用DSP和FPGA結合是進(jìn)行數字信號處理的一種趨勢，而使用VHDL/VerilogHDL硬件描述語(yǔ)言設計CPLD/FPGA也是電子設計師們應該掌握的一門(mén)技術(shù)。