基于DSP的PCI高速測控系統結構的研究

隨著(zhù)數字信號處理芯片性?xún)r(jià)比的不斷提高，數字信號處理的應用領(lǐng)域飛速發(fā)展，同時(shí)Pentium高速CPU的出現，要求有極高的數據通量予以支持，而低速的ISA總線(xiàn)在解決這些問(wèn)題方面逐漸無(wú)能為力，取而代之的是高速的PCI總線(xiàn)。PCI總線(xiàn)可將高速外圍設備直接掛在CPU總線(xiàn)上，33MHz／32位時(shí)數據傳輸速率可達132MB／s，66MHz／64位時(shí)更是性能加倍，打破了數據傳輸速率的瓶頸，使得CPU的性能得到充分發(fā)揮。如果采用美國TI公司生產(chǎn)的高速高性能數字信號處理器DSP取代原來(lái)的單片機作為板載CPU，可以充分利用PCI總線(xiàn)的優(yōu)點(diǎn)直接將采集的數據傳到微機內存，有效地解決了數據的實(shí)時(shí)傳輸和存儲問(wèn)題。

測控系統的硬件組成

系統基本硬件結構如圖1所示。整個(gè)高速測控系統主要由信號調理電路、DSP模塊、FIFC)存儲器、CPLD控制電路、PC19054接口芯片等組成。系統采用主從結構，PC機作為上位機，用于完成對系統的控制(如AD轉換的開(kāi)始、DSP復位、中斷響應、數據接收與處理等)。DSP作為下位機，用于完成數據的采集與處理、PWM波以及其他外圍信號的控制等。

DSP測 控模塊介紹

系統采用的DSP芯片為T(mén)I公司的TMS320LF2407。電路設計時(shí)，利用的DSP內部的16通道A/D轉換實(shí)現數據采集，DSP與FIFO的電路接口電壓都為3.3V，可實(shí)現無(wú)縫連接，DSP的數據總線(xiàn)直接與FIFO的數據輸入端口相連，DSP與FIFO的時(shí)鐘頻率應設為相同。這樣，無(wú)需插入等待周期，控制信號經(jīng)CPLD直接轉換為FIFO的讀寫(xiě)信號，實(shí)現數據的高速存儲。

先進(jìn)先出存儲器

在DMA傳輸方式下，由于PCI9054內部的FIFO只有32級深度，實(shí)時(shí)傳送高速數據時(shí)，PCI9054內部的FIFO會(huì )很快存滿(mǎn)，而DSP內的數據仍會(huì )源源不斷的傳送過(guò)來(lái)，易造成數據的丟失，因此必須要擴展外部FIFO。

本系統采用I D T公司高速CMOS同步FIFO芯片IDT72V3660，它的容量為4096