Siloti VE時(shí)序仿真提升IC設計生產(chǎn)力

門(mén)級電路（gate level）的時(shí)序仿真至今仍是芯片驗證流程中普遍使用的方法。Siloti Replay模塊大幅降低在時(shí)序仿真中對信號轉存（signal dumping）的要求，且在發(fā)現仿真結果出現錯誤時(shí)可同時(shí)改善原本緩慢而高成本的重新仿真時(shí)間。Springsoft資深產(chǎn)品處長(cháng)茅華指出：「時(shí)序收斂是現今IC設計所需面對的重要課題， Siloti Replay模塊可以加速仿真的速度并很快的找出時(shí)序問(wèn)題。當在仿真中發(fā)現時(shí)序錯誤時(shí)，工程師可以用Siloti Replay模塊只針對出問(wèn)題的時(shí)間范圍執行一小段的仿真，這絕對可以大幅縮短產(chǎn)品設

IC驗證過(guò)程中，由于偵錯的需要必須獲取并轉存（dump）大量的數據，導致執行門(mén)級電路（gate level）的時(shí)序仿真變得十分緩慢，因此大部份工程師選擇只在仿真結果出錯時(shí)再重新執行仿真以轉存信號數據。但僅管設計師只需要少部分的數據做分析，系統還是必須花費大量的時(shí)間執行整個(gè)芯片的重新仿真。Siloti Replay模塊徹底解決這樣的問(wèn)題，它只專(zhuān)注在需要偵錯的部分作重新仿真并只轉存絕對必要的數據，來(lái)達到快速仿真。因此，運用Siloti Replay 技術(shù)只需很小的文件存取空間，便可達成完整偵錯的目的。

茅華進(jìn)一步強調：「Siloti信號能見(jiàn)度增強系統SimVE (Visibility Enhancement)的分析引擎可以自動(dòng)根據這些 “關(guān)鍵信號（essential signal）”值來(lái)進(jìn)行重新仿真的程序，這樣不但可以加快仿真速度，更可以大幅縮減需要的文件空間。此外，IC設計工程師可以使用熟悉的Verdi偵錯系統進(jìn)行偵錯， Siloti SimVE 會(huì )自動(dòng)根據這些 “關(guān)鍵信號”推算出其它未轉存的信號數據，讓使用者可以進(jìn)行完整的偵錯?！?/P>

Siloti Replay模塊的特點(diǎn)在于偵錯過(guò)程中發(fā)現時(shí)序問(wèn)題時(shí)，它只需執行一小段的時(shí)序仿真，市面上的主要仿真軟件都可通過(guò)PLI接口與Siloti Replay共同運作。使用者將會(huì )明顯感覺(jué)到仿真速度的加快，因為Siloti Replay 模塊可控制仿真軟件直接切入有問(wèn)題的時(shí)間點(diǎn)，而不需要從頭開(kāi)始重行執行仿真程序。這種精確的時(shí)序再生仿真可以運用同一份 ” 關(guān)鍵信號”轉存盤(pán)來(lái)重復執行，并使用Verdi偵錯系統做進(jìn)階的分析來(lái)找到時(shí)序問(wèn)題真正發(fā)生的原因。