捕獲時(shí)間 文章 進(jìn)入捕獲時(shí)間技術(shù)社區

基于FPGA的高速數字鎖相環(huán)的設計與實(shí)現

• 摘    要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細介紹了該方案基于FPGA的實(shí)現方法。通過(guò)對所設計的鎖相環(huán)進(jìn)行計算機仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數，指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時(shí)間。在一些系統中，如跳頻通信系統，由于系統工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達上萬(wàn)次)，要求鎖相環(huán)能夠對信號相位快速捕獲。因此
• 關(guān)鍵字： FPGA  VHDL  捕獲時(shí)間  數字鎖相環(huán)(DPLL)