Altera Stratix 10 DRAM SIP突破帶寬瓶頸

　　計劃于2017年出貨的最新的Stratix 10 DRAM SiP產(chǎn)品將采用存儲器廠(chǎng)商現代公司的HBM DRAM內存，通過(guò)英特爾先進(jìn)的嵌入式多裸片互連橋接(EMIB)技術(shù)，將FPGA、MCU、DSP以及DRAM等其他功能模塊集成在2.5D的SiP封裝內，實(shí)現一個(gè)異構多核的SoC FPGA產(chǎn)品。相對于目前的分立DRAM解決方案，Stratix 10 DRAM SiP的存儲器帶寬提高了10倍。

　　伴隨著(zhù)客戶(hù)對系統的要求不斷攀升，處理器芯片的技術(shù)不斷地提升性能，隨著(zhù)技術(shù)難度增加，發(fā)展將越來(lái)越慢。而FPGA方面，還有EMIB的技術(shù)、存儲技術(shù)等，不管是DDR3、DDR4，它們已經(jīng)不再能夠跟上客戶(hù)對系統的要求了，所以關(guān)鍵就是在存儲器帶寬上。但存儲器子系統所提供的帶寬與系統要求的存儲器帶寬差距越來(lái)越大。

　　如圖1所示，傳統的“遠端”存儲器分立DRAM由于其低帶寬、高功耗、大體積不能滿(mǎn)足下一代應用的需求。Altera Stratix 10 DRAM SIP 產(chǎn)品本身的電路板它的尺寸變小，DRAM器件直接被集成到了FPGA的器件里面，因此就出現了所謂原來(lái)的傳統的遠端的存儲器變成了近端的存儲器。這樣做有三大優(yōu)勢，第一可以實(shí)現最大的帶寬，10倍于以前的帶寬;第二體積最小，可以把更多的管芯放到一個(gè)單一的封裝中;第三它的功耗可以實(shí)現最低。 圖1 DRAM SIP與傳統DRAM 對比

　　據了解，Stratix 10系列面向的包括數據中心、HPC、雷達、定制服務(wù)器等高端市場(chǎng)。通過(guò)英特爾獨有的EMIB技術(shù)實(shí)現，相對于現在流行的TSV技術(shù)連起來(lái)的話(huà)，在信號的完整性和性能、功耗等方面都具有優(yōu)勢。

　　Altera公司高級產(chǎn)品營(yíng)銷(xiāo)總監 Manish Deo對此解釋道：“EMIB的技術(shù)其實(shí)強調是系統級的這樣一個(gè)互聯(lián)集成的技術(shù)，當你需要把FPGA和外部世界，其實(shí)就是外部器件系統相連的時(shí)候，任何一個(gè)技術(shù)廠(chǎng)商都是要盡量多地避免使用TSV，因為如果你要用TSV連接的話(huà)，意味著(zhù)你的信號，也就是數據要不斷地推動(dòng)TSV進(jìn)出，而事實(shí)上我們任何一個(gè)系統，尤其是高處理的這些系統解決方案都有大量的數據的進(jìn)出，所以吞吐量是非常之大的，EMIB的好處就是當FPGA和外界系統相連接的時(shí)候，它可以完全繞過(guò)TSV，不再需要通過(guò)TSV去訪(fǎng)問(wèn)存儲器。所以這是EMIB的技術(shù)和任何其他的基于中介質(zhì)集成的解決方案根本上的不同?！?/p>

　　Altera公司產(chǎn)品營(yíng)銷(xiāo)資深總監Patrick Dorsey在其最新產(chǎn)品Stratix 10 DRAM SiP的發(fā)布會(huì )表示：“SoC FPGA已經(jīng)進(jìn)入4核乃至16核時(shí)代，集成有500多萬(wàn)個(gè)邏輯單元，DSP的浮點(diǎn)運算能力達到10T FLOPS，面臨的一個(gè)關(guān)鍵的問(wèn)題是這些數據如何快速傳輸到核心處理單元， 因此存儲器的訪(fǎng)問(wèn)越顯重要。