FPGA和DDS在信號源中的應用

　　1引言

　　DDS同DSP(數字信號處理)一樣，是一項關(guān)鍵的數字化技術(shù)。DDS是直接數字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫(xiě)。與傳統的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現設備全數字化的一個(gè)關(guān)鍵技術(shù)。在各行各業(yè)的測試應用中，信號源扮演著(zhù)極為重要的作用。但信號源具有許多不同的類(lèi)型，不同類(lèi)型的信號源在功能和特性上各不相同，分別適用于許多不同的應用。目前，最常見(jiàn)的信號源類(lèi)型包括任意波形發(fā)生器，函數發(fā)生器，RF信號源，以及基本的模擬輸出模塊。信號源中采用DDS技術(shù)在當前的測試測量行業(yè)已經(jīng)逐漸稱(chēng)為一種主流的做法。但DDS專(zhuān)用器件價(jià)格較貴，輸出波形單一，使用受到一定限制，特別不適合于輸出波形多樣化的應用場(chǎng)合。隨著(zhù)高速可編程邏輯器件FPGA的發(fā)展，電子工程師可根據實(shí)際需求，在單一FPGA上開(kāi)發(fā)出性能優(yōu)良的具有任意波形的DDS系統，極大限度地簡(jiǎn)化設計過(guò)程并提高效率。本文在討論DDS的基礎上，介紹利用FPGA設計的基于DDS的信號發(fā)生器。

　　2 DDS技術(shù)工作原理

　　一塊DDS芯片中主要包括頻率控制寄存器、高速相位累加器和正弦計算器三個(gè)部分(如Q2220)。頻率控制寄存器可以串行或并行的方式裝載并寄存用戶(hù)輸入的頻率控制碼;而相位累加器根據頻率控制碼在每個(gè)時(shí)鐘周期內進(jìn)行相位累加，得到一個(gè)相位值;正弦計算器則對該相位值計算數字化正弦波幅度(芯片一般通過(guò)查表得到)。DDS芯片輸出的一般是數字化的正弦波，因此還需經(jīng)過(guò)高速D/A轉換器和低通濾波器才能得到一個(gè)可用的模擬頻率信號。DDS信號發(fā)生器，主要由相位累加器、相位寄存器、波形存儲器、D/A轉換器和模擬低通濾波器組成如圖1所示。fR為參考時(shí)鐘，K為輸入頻率控制字，其值與輸出頻率相對應，因此，控制輸入控制字K，就能有效控制輸出頻率值。通常情況下，K值由控制器寫(xiě)入。

　　圖1 DDS信號發(fā)生器組成原理圖

　　由圖1可知，在參考時(shí)鐘fR的控制下，頻率控制字K與相位寄存器的輸出反饋在相位累加器中完成加運算，并把計算結果寄存于相位寄存器，作為下一次加運算的一個(gè)輸入值。相位累加器輸出高位數據作為波形存儲器的相位抽樣地址值，查找波形存儲器中相對應單元的電壓幅值，得到波形二進(jìn)制編碼，實(shí)現相位到電壓幅值的轉變。波形二進(jìn)制編碼再通過(guò)D/A轉換器，把數字信號轉換成相應的模擬信號。低通濾波器可進(jìn)一步濾除模擬信號中的高頻成分，平滑模擬信號。在整個(gè)過(guò)程中，當相位累加器產(chǎn)生一次溢出時(shí)，DDS系統就完成一個(gè)周期輸出任務(wù)。頻率控制字K與輸出波形頻率的函數表達關(guān)系式為：

　　f0=(K/2N)fR(1)

　　式中，K為頻率控制字;fR為參考時(shí)鐘，N為累加器的位寬值。

　　當K=l時(shí)，可得DDS的最小分辨率為：

　　fmin=fR/2(2)

　　為了得到較小分辨率，在實(shí)際工程設計中，N一般取得較大值，該系統是N取32位設計的。

　　3關(guān)鍵器件選型

　　本設計所用到的關(guān)鍵器件主要是可編程邏輯器件(FPGA)和D/A轉換器?？紤]設計成本等因素，FPGA采用Altera公司的低成本Cyclone系列EPlC6Q240C8.該器件采用邏輯陣列模塊(LAB)和查找表(LUT)結構，內核采用1.5 V電壓供電，是低功耗元件。此外，Cyclone系列EPlC60240C8內部資源豐富，其內部?jì)惹? 980個(gè)邏輯單元(LE)，20個(gè)4 KB雙口存儲單元(M 4 KB RAM block)和92 160 bit普通高速RAM等資源，因此，能較好滿(mǎn)足該系統設計要求。而D/A轉換器則采用National Semiconductor公司的DAC0832.

　　4 DDS的FPGA實(shí)現

　　4.1相位累加器與相位寄存器的設計

　　VerilogHDL是一種硬件描述語(yǔ)言(HDL：HardwareDiscriptionLanguage)，是一種以文本形式來(lái)描述數字系統硬件的結構和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。VerilogHDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀80年代中期開(kāi)發(fā)出來(lái)的。前者由GatewayDesignAutomation公司(該公司于1989年被Cadence公司收購)開(kāi)發(fā)。兩種HDL均為IEEE標準。

　　相位累加器與相位寄存器主要完成累加，實(shí)現輸出波形頻率可調功能。利用Quartus II可編程邏輯器件系統開(kāi)發(fā)工具進(jìn)行設計。首先，打開(kāi)Quartus II軟件，新建一個(gè)工程管理文件，然后在此工程管理文件中新建一個(gè)Verilog HDL源程序文件，并用硬件描述語(yǔ)言Verilog HDL編寫(xiě)程序實(shí)現其功能。在設計過(guò)程中，可在一個(gè)模塊中描述。一個(gè)參考的Verilog HDL程序如下：

　　4.2基于1/4波形的存儲器設計

　　為了提高系統的分辨率和降低FPGA資源的利用率，采用基于1/4波形的存儲器設計技術(shù)。利用正弦波對稱(chēng)性特點(diǎn)，只要存儲[O~π/2]幅值，通過(guò)地址和幅值數據變換，即可得到整個(gè)周期內的正弦波，其設計原理如圖2所示。

　　圖2 1/4波形的存儲器件設計原理框圖

　　用相位累加器輸出高2位，作為波形區間標志位。當最高位與次高位都為"0"時(shí)，表示輸出正弦波正處在[0~π/2]區間內，這時(shí)，地址與輸出數據都不需要變換;當最高位為"0"，次高位為"l"時(shí)，輸出正弦波正處在[π/2~π]區間內，這時(shí)，地址變換器對地址進(jìn)行求補操作，而輸出數據不變;當最高位為"l"，次高位為"0"時(shí)，輸出正弦波正處在[π~3π/2]區間內，這時(shí)，地址不變，而輸出變換器對輸出數據進(jìn)行求補操作;當最高位與次高位都為"l"時(shí)，輸出正弦波正處在[3π/2~2π]區間內，這時(shí)，地址和輸出數據都進(jìn)行求補操作。

　　5 D/A轉換電路

　　數據轉換器輸出的數據是數字形式的電壓值，為實(shí)現數字電壓值與模擬電壓值之間的轉換，系統還專(zhuān)門(mén)設計D/A轉換電路，其D/A轉換電路原理圖如圖3所示。

　　圖3 D/A轉換電路