FPGA電源系統設計能夠采用并行工程嗎?

　　在開(kāi)發(fā)過(guò)程一開(kāi)始時(shí)，如果設計人員就能夠滿(mǎn)足基于FPGA的設計對電源的要求和約束，這對于系統的最終實(shí)現而言是很大的競爭優(yōu)勢。但是，雖然技術(shù)文獻在這方面進(jìn)行了大量的介紹，目前基于FPGA的系統中是否有不實(shí)用或者很難實(shí)現的東西導致做不到這一點(diǎn)?盡管可以使用各種開(kāi)發(fā)工具，例如特別針對FPGA工程的早期功耗估算器和功耗分析器等，電源設計人員最好能夠在設計早期階段，考慮電源系統的最差情況，而不是最佳情況，這是因為在硬件設計完成之后，測量功耗之前，動(dòng)態(tài)負載需求還有很大的不確定性，會(huì )在靜態(tài)低電流狀態(tài)和全速工作狀態(tài)之間波動(dòng)。

　　在當今的設計中，采用并行工程(CE)能否為使用FPGA器件的開(kāi)發(fā)團隊提供一種方法，在其工程中更方便快速的找到并提取出處理性能、材料表(BOM)成本和能效的最佳平衡點(diǎn)?了解并行工程怎樣影響團隊的設計投入，影響開(kāi)發(fā)團隊能否在FPGA工程一開(kāi)始就滿(mǎn)足電源設計要求，以及系統其它部分對電源的要求，這有助于回答這一問(wèn)題(參考側邊欄目“并行工程”)。

　　并行工程這種機制支持設計團隊更迅速的發(fā)現并解決一起工作的各學(xué)科之間所做假設的分歧問(wèn)題，實(shí)現最終設計。任何設計團隊都很難在設計一開(kāi)始時(shí)就能夠滿(mǎn)足復雜系統的所有要求——結果，更有效的方法是，盡可能早的發(fā)現、識別并解決所做假設的分歧問(wèn)題，做出設計決定，以盡可能低的成本，采用與工程所需產(chǎn)出最貼近的設計假設和決定替代以前的假設和決定。

　　設計后期的情況越來(lái)越復雜，最差情況下的FPGA電源系統設計能夠采用并行工程實(shí)踐嗎?為回答這一問(wèn)題，我們需要理解：是什么原因導致FPGA電源系統設計人員面臨如此復雜而且不確定的設計，設計電源時(shí)，要做出哪些取舍?

　　復雜性和不確定性

　　設計團隊中的每一名成員都體會(huì )到復雜性和不確定性——隨著(zhù)集成度的提高，以及設計的抽象化，復雜性和不確定性也稍有緩和，設計人員還能夠接受和理解這種復雜性，并進(jìn)行工作。設計即將結束時(shí)，每一學(xué)科都會(huì )對設計有所貢獻，上游設計假設和決定會(huì )導致更加復雜和不確定，如果盡早進(jìn)行協(xié)調和溝通，會(huì )減輕這方面的影響。

　　在越來(lái)越復雜的系統中，電源設計是下游學(xué)科之一。對于這一情形，讓我們從電源設計人員的角度看一下復雜性和不確定性的來(lái)源。影響電源設計的兩個(gè)關(guān)鍵FPGA規范是電壓和電流要求。

　　FPGA電壓要求越來(lái)越復雜，這是因為所需要的電源軌越來(lái)越多了。以前，內核和I/O單元需要兩個(gè)電源軌，還有可能采用第三個(gè)用于其他功能，而現在的高端FPGA會(huì )需要數十個(gè)外部驅動(dòng)的電源軌。

　　為什么所需要的電源軌數量會(huì )急劇增長(cháng)? SRAM單元需要的電壓要比內部邏輯門(mén)稍高一些，以保證可靠的全速工作，而待機模式的電壓要低一些。工業(yè)標準會(huì )鎖定各種I/O單元，以及不同電源的物理接收和發(fā)送接口，這些電源具有不同的供電噪聲限制和電壓電平，因此能夠防止不同的I/O單元共享同一個(gè)電源軌，這增加了所需要的電源軌數量。例如，以太網(wǎng)運行的I/O電壓與I2C總線(xiàn)不同。一個(gè)是板上總線(xiàn)，另一個(gè)是外部總線(xiàn)，但是都能夠在FPGA中實(shí)現。降低敏感電路的抖動(dòng)或者提高噪聲余量會(huì )要求更多的電源軌，例如低噪聲放大器、鎖相環(huán)、收發(fā)器以及高精度模擬電路等，因為即使是工作在同樣的電壓下，它們也無(wú)法共享含有噪聲分量的電源軌。

　　除了需要越來(lái)越多的電源軌之外，當今的FPGA工作電壓要低于以前的產(chǎn)品代，這對于降低功耗和提高集成度很重要，但是由于電源必須維持要求越來(lái)越嚴格的電壓容限，因此，這也提高了復雜度(參見(jiàn)圖1)。例如，在28 nm技術(shù)節點(diǎn)，公開(kāi)的FPGA內核電壓波紋容限幅度比130 nm制造的FPGA低了一半多。誤差余量百分比從5%降到3%，還會(huì )繼續降到2%.滿(mǎn)足電壓容限要求有助于理解并滿(mǎn)足FPGA電流要求。

　　圖1.四個(gè)技術(shù)節點(diǎn)的平均電壓波紋容限降低了一半多，這對于電源設計人員而言，意味著(zhù)復雜度提高了。