基于FPGA的跨時(shí)鐘域信號處理——同步設計的重要

　　上次提出了一個(gè)處于異步時(shí)鐘域的MCU與FPGA直接通信的實(shí)現方式，其實(shí)在這之前，特權同學(xué)想列舉一個(gè)異步時(shí)鐘域中出現的很典型的問(wèn)題。也就是要用一個(gè)反例來(lái)說(shuō)明沒(méi)有足夠重視異步通信會(huì )給整個(gè)設計帶來(lái)什么樣的危害。

　　特權同學(xué)要舉的這個(gè)反例是真真切切的在某個(gè)項目上發(fā)生過(guò)的，很具有代表性。它不僅會(huì )涉及使用組合邏輯和時(shí)序邏輯在異步通信中的優(yōu)劣、而且能把亞穩態(tài)的危害活生生的展現在你面前。

　　從這個(gè)模塊要實(shí)現的功能說(shuō)起吧，如圖1所示，實(shí)現的功能其實(shí)很簡(jiǎn)單的，就是一個(gè)頻率計，只不過(guò)FPGA除了脈沖采集進(jìn)行計數外，還要響應CPU的控制。

　　圖1 功能模塊

　　CPU的控制總線(xiàn)是指一個(gè)片選信號和一個(gè)讀選通信號，當二者都有效時(shí)，FPGA需要對CPU的地址總線(xiàn)進(jìn)行譯碼，然后把采樣脈沖值送到CPU的數據總線(xiàn)上。

　　圖2 CPU讀時(shí)序

　　對于這樣“簡(jiǎn)單”的功能，不少人可能會(huì )給出類(lèi)似下面的以組合邏輯為主的實(shí)現方式：

input clk;

　　input rst_n;

　　input pulse;

　　input cs_n;

　　input rd_n;

　　input[3:0] addr_bus;

　　output reg[15:0] data_bus;

　　reg[15:0] counter;

　　always @(posedge pulse or negedge rst_n)

　　if(!rst_n) counter <= 16'd0;

　　else if(pulse) counter <= counter+1'b1;

　　wire dsp_cs = cs_n & rd_n;

　　always @(dsp_cs or addr_bus)

　　if(dsp_cs) data_bus <= 16'hzzzz;

　　else begin

　　case(addr_bus)

　　4'h0: data_bus <= counter;

　　4'h1: ……;

　　……

　　default: ;

　　endcase

　　end

　　咋一看，可能你會(huì )覺(jué)得這個(gè)代碼也沒(méi)什么問(wèn)題，功能似乎都實(shí)現了。而且你會(huì )覺(jué)得這個(gè)代碼簡(jiǎn)潔，也不需要耗費多少邏輯就能實(shí)現。但是，對于這種時(shí)鐘滿(mǎn)天飛的設計，存在著(zhù)諸多亞穩態(tài)危害爆發(fā)的可能。脈沖信號和由CPU控制總線(xiàn)產(chǎn)生的選通信號是來(lái)自?xún)蓚€(gè)異步時(shí)鐘域的信號。它們作為內部的時(shí)鐘信號時(shí)，一個(gè)寫(xiě)寄存器counter，一個(gè)讀寄存器counter。那么，很明顯的，存在著(zhù)發(fā)生沖突的可能。換句話(huà)說(shuō)，如果寄存器正處于改變狀態(tài)(被寫(xiě))時(shí)被讀取了，問(wèn)題就隨著(zhù)而來(lái)，如圖3所示。

　　圖3 數據沖突

　　脈沖信號pulse和CPU讀選通信號cpu_cs是異步信號，pulse什么時(shí)候出現上升沿和cpu_cs什么時(shí)候出現下降沿是不可控的。所以，如果它們很不幸的一起觸發(fā)了，那么，結果可想而知。計數器counter[15:0]正在加一，這個(gè)自增的過(guò)程還在進(jìn)行中，CPU數據總線(xiàn)data_bus[15:0]來(lái)讀取counter[15:0]，那么到底讀取的值是自增之前的值還是自增之后的值呢?或者是其它的值呢?

　　所示，它是一個(gè)計數器的近似模型。當計數器自增一的時(shí)候，如果最低位為0，那么自增的結果只會(huì )使最低位翻轉;當最低位為1，那么自增一的后果除了使最低位翻轉，還有可能使其它任何位翻轉，比如4’b1111自增一的后果會(huì )使4個(gè)位都翻轉。由于每個(gè)位之間從發(fā)生翻轉到翻轉完成都需要經(jīng)過(guò)一段邏輯延時(shí)和走線(xiàn)延時(shí)，對于一個(gè)16位的計數器，要想使這16位寄存器的翻轉時(shí)間一致，那是不可能做到的。所以，對于之前的設計中出現了如圖3的沖突時(shí)，被讀取的脈沖值很可能是完全錯誤的。

　　圖4 計數器模型

　　上面的代碼是最典型的組合邏輯實(shí)現方式，是很不可行的。也許很多朋友會(huì )提出異議，也許還會(huì )提出很多類(lèi)似的組合邏輯方案。但是，如果沒(méi)有同步設計的思想，不把這兩個(gè)異步時(shí)鐘域的信號同步到一個(gè)時(shí)鐘域里進(jìn)行處理，沖突的問(wèn)題在無(wú)法得到有效解決的。

　　那么，這個(gè)設計該如果同步呢?實(shí)現的方案其實(shí)上一次提到FPGA與MCU通信的博文里已經(jīng)給出了答案。它的設計思想可以如圖5所示。圖5先是使用脈沖檢測法把脈沖信號與系統時(shí)鐘信號clk同步，然后依然使用脈沖檢測法得到一個(gè)系統時(shí)鐘寬度的使能脈沖作為數據鎖存信號，也將CPU的控制信號和系統時(shí)鐘信號clk同步了。如此處理后，兩個(gè)異步時(shí)鐘域的信號就不存在任何讀寫(xiě)沖突的情況了。

　　圖5 同步處理

　　這里提出來(lái)的解決方案就是使用了脈沖檢測法進(jìn)行同步，還有一些其它的同步方式，譬如專(zhuān)用握手信號同步、異步FIFO等等。

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