基于XC2V1000型FPGA的FIR抽取濾波器的設計

　　1 引言

　　抽取濾波器廣泛應用在數字接收領(lǐng)域,是數字下變頻器的核心部分。目前,抽取濾波器的實(shí)現方法有3種：?jiǎn)纹ㄓ脭底譃V波器集成電路、DSP和可編程邏輯器件。使用單片通用數字濾波器很方便,但字長(cháng)和階數的規格較少,不能完全滿(mǎn)足實(shí)際需要。使用DSP雖然簡(jiǎn)單,但程序要順序執行,執行速度必然慢?，F場(chǎng)可編程門(mén)陣列(FPGA)有著(zhù)規整的內部邏輯陣列和豐富的連線(xiàn)資源,特別適用于數字信號處理,但長(cháng)期以來(lái),用FPGA實(shí)現抽取濾波器比較復雜,其原因主要是FPGA中缺乏實(shí)現乘法運算的有效結構?，F在,FPGA集成了乘法器,使FPGA在數字信號處理方面有了長(cháng)足的進(jìn)步。本文介紹用Xilinx公司的XC2V1000型FPGA實(shí)現FIR抽取濾波器的設計方法。

　　2 XC2V1000簡(jiǎn)介

　　Virtex-Ⅱ系列是Xilinx公司近幾年研發(fā)的具有高性能、高速度和低功耗特點(diǎn)的新一代FPGA,一經(jīng)問(wèn)世就備受界內人士的青睞。該系列FPGA基于IP核和專(zhuān)用模塊設計,能夠為電信、無(wú)線(xiàn)電、網(wǎng)絡(luò )、視頻和數字信號處理領(lǐng)域的應用提供完整的解決方案。XC2V1000是Virtex-Ⅱ家族的一員,具有如下主要特點(diǎn)：

　　●100萬(wàn)個(gè)系統門(mén);

　　●40×32個(gè)可配置邏輯單元(5120個(gè)slice);

　　●40個(gè)18×18 bits乘法器,1個(gè)工作時(shí)鐘內即可完成乘法運算;

　　●720Kbits RAM,可靈活配置(單口、雙口、有使能或無(wú)使能等);

　　●8個(gè)DCM(Digital Clock Manager)模塊;

　　●328個(gè)用戶(hù)I/O。

　　此外,Xilinx公司還提供了功能強大的開(kāi)發(fā)平臺(ISE),開(kāi)發(fā)者可通過(guò)該平臺完成全部設計。

　　3 抽取濾波器的工作原理

　　抽取濾波器的工作原理是在濾波過(guò)程中實(shí)現抽取。對于抽取率為N的抽取濾波器而言,不是每進(jìn)入1個(gè)新數據就完成1次濾波運算,然后再抽取,而是當進(jìn)來(lái)N個(gè)數據時(shí)濾波器才完成1次濾波運算,輸出1次濾波結果。抽取濾波器的結果和先濾波后抽取的結果是一致的,只是對于同樣的數據,進(jìn)行濾波運算的次數大大減少。在數字系統中采用抽取濾波器的最大優(yōu)點(diǎn)是增加了每次濾波的可處理時(shí)間,從而達到實(shí)現高速輸入數據的目的。下面以抽取率為2的具有線(xiàn)性相位的3階FIR抽取濾波器為例介紹抽取濾波器的實(shí)現過(guò)程。

　　線(xiàn)性相位的FIR濾波器的系數具有某種對稱(chēng)的性質(zhì)[1],3階Ⅱ類(lèi)FIR線(xiàn)性相位濾波器在數學(xué)上可以表示為

　　其中,h(0)=h(3),h(1)=h(2)。其結構如圖1所示。由圖1可見(jiàn),具有4個(gè)系數的3階Ⅱ類(lèi)FIR線(xiàn)性相位濾波器只需2次加法、2次乘法和2次累加就可以完成1次濾波運算。如果IPGA工作時(shí)鐘為80MHz,輸入x(n)的數據率也為80MHz,那么經(jīng)2倍抽取后輸出y(n)為40MHz。也就是說(shuō),抽取濾波器每完成1次濾波運算,需要2個(gè)工作時(shí)鐘。如果加法器、乘法器和累加器在單個(gè)時(shí)鐘內就能完成1次功能運算,那么只需1個(gè)加法器、1個(gè)乘法器和1個(gè)累加器采用流水線(xiàn)操作在2個(gè)工作時(shí)鐘內就可以完成2次加法、2次乘法和2次累加運算,就可以完成一次抽取濾波。

　　4 具體實(shí)現

　　4.1 結構設計

　　基于上述抽取濾波器的工作原理,筆者用XC2V1000實(shí)現了這個(gè)抽取率為2、具有線(xiàn)性相位的3階FIR抽取濾波器,利用原理圖和VHDL硬件描述語(yǔ)言共同完成源文件設計。圖2是抽取濾波器的頂層原理圖。其中,clock是工作時(shí)鐘,reset是復位信號,enable是輸入數據有效信號,data_in(17：0)是輸入數據,data_out(17：0)是輸出數據,valid是輸出數據有效信號。addei18是加法器模塊,mult18是乘法器模塊,acc36是累加器模塊,signal_36-18是數據截位器模塊,fir_controller是控制器模塊?？刂破鞫〞r(shí)向加法器、乘法器和累加器發(fā)送數據或控制信號,實(shí)現流水線(xiàn)操作。