基于fpga二維小波變換核的實(shí)時(shí)可重構電路

　　項目背景及可行性分析

　　2.1 項目名稱(chēng)及摘要：

　　基于fpga二維小波變換核的實(shí)時(shí)可重構電路

　　現場(chǎng)可編程門(mén)陣列為可進(jìn)化設計提供了一個(gè)理想的模板。FPGAs 提供了一個(gè)硬件環(huán)境 ，這個(gè)環(huán)境 可將邏輯物理實(shí)現和 布線(xiàn)資源 按照為了特定功能所配置的比特流而重新組織構建起來(lái)。 RTR設計工具 繞過(guò)傳統的fpga綜合以及比特流生成過(guò)程 使可進(jìn)化設計成為可能. JBits工具套裝 就為在Xilinx 的Virtex系列和4000系列設備上進(jìn)行RTR設計提供了一個(gè)設計環(huán)境。

　　這個(gè)項目旨在利用JBits實(shí)時(shí)可重構系統完成一個(gè)基于二維離散小波變換核的全面設計過(guò)程 ，這包括仿真 ，調試 ，以及搭建 硬件與可重構計算平臺的接口。 JBits API的發(fā)展使對Xilinx 4000 系列和Virtex系列 器件配置比特流成為可能 。應用JBits API， 設計者可以繞開(kāi)傳統的邏輯綜合和物理實(shí)現步驟 而允許高速比特流的重構。比較于asic 使用JBits 可以創(chuàng )造更高性能的電路以用于實(shí)時(shí)可重構系統 。因此 JBits API成為 設計一個(gè)有效的基于fpga的 實(shí)時(shí)可重構和可進(jìn)化設計的必要工具。

　　2.2 應用背景

　　隨著(zhù)信息技術(shù)的飛速發(fā)展，計算機系統面臨的問(wèn)題越來(lái)越復雜，如何保證復雜系統的可靠性成為一個(gè)不容忽視的問(wèn)題?？蛇M(jìn)化硬件給我們提供了一個(gè)很好的解決方案?？蛇M(jìn)化硬件EHW(Evolvable Hardware)是將進(jìn)化算法和可編程邏輯元件融合在一起而產(chǎn)生的一種新的硬件研究流派。當所使用的環(huán)境發(fā)生變化時(shí)，或被放置于未知的環(huán)境中時(shí)，這種硬件會(huì )自動(dòng)地改變內部結構，使之經(jīng)常處于最適合狀態(tài)，快速高效地完成規定的任務(wù)。

　　可編程門(mén)陣列(FPGA)以其獨有的優(yōu)點(diǎn)為國外多數研究人員用作硬件進(jìn)化平臺。EHW利用FPGA的在線(xiàn)可編程技術(shù)(ISP)及動(dòng)態(tài)重構技術(shù)，將FPGA的配置信息作為染色體，通過(guò)遺傳算法(GA)對其進(jìn)行反復的適應度計算，交叉和變異，最終進(jìn)化出符號環(huán)境要求的個(gè)體(即電路配置)，從而使電路適合環(huán)境的變化。

　　與此同時(shí)，隨著(zhù)FPGA技術(shù)的發(fā)展，芯片的性能越來(lái)越強、規模越來(lái)越大、開(kāi)發(fā)的周期越來(lái)越長(cháng)，使得芯片設計業(yè)正面臨一系列新的 問(wèn)題：設計質(zhì)量難以控制，設計成本也越來(lái)越高。IP(Intelligence Property)技術(shù)解決了當今芯片設計業(yè)所面臨的難題。IP是指可用來(lái)生成ASIC和PLD的邏輯功能塊，又稱(chēng)IP核(IP Core)或虛擬器件(VC)。設計者可以重復使用已經(jīng)設計并經(jīng)過(guò)驗證的IP核，從而專(zhuān)注于整個(gè)系統的設計，提高設計的效率和正確性，降低成本。目前數字IP已得到了充分的發(fā)展，可以很方便地購買(mǎi)到IP核并整合到SoC的設計中。

　　圖 1 FPGA 中的 可進(jìn)化ip核和 普通 ip核

　　因此，可以考慮將進(jìn)化硬件的思想應用于IP核的設計中，設計一種可進(jìn)化的IP核，根據當前的環(huán)境進(jìn)化出相應的電路，并能夠在普通的可重構器件中實(shí)現。