基于FPGA的軟件無(wú)線(xiàn)電平臺設計

　　軟件無(wú)線(xiàn)電的出現，是無(wú)線(xiàn)電通信從模擬到數字、從固定到移動(dòng)后，由硬件到軟件的第三次變革。簡(jiǎn)單地說(shuō)，軟件無(wú)線(xiàn)電就是一種基于通用硬件平臺，并通 過(guò)軟件可提供多種服務(wù)的、適應多種標準的、多頻帶多模式的、可重構可編程的無(wú)線(xiàn)電系統。軟件無(wú)線(xiàn)電的關(guān)鍵思想是，將AD(DA)盡可能靠近天線(xiàn)和用軟件來(lái) 完成盡可能多的無(wú)線(xiàn)電功能。

　　蜂窩移動(dòng)通信系統已經(jīng)發(fā)展到第三代，3G系統進(jìn)入商業(yè)運行一方面需要解決不同標準的系統間的兼容性;另一方 面要求系統具有高度的靈活性和擴展升級能力，軟件無(wú)線(xiàn)電技術(shù)無(wú)疑是最好的解決方案。用ASIC(Application Specific Intergrated CIRcuits)和DSP(Digital Singnal Processor)芯片搭建軟件無(wú)線(xiàn)電平臺是目前系統設計的主要方法，這種方法有兩個(gè)突出缺點(diǎn)：一是系統速度跟不上高速動(dòng)態(tài)實(shí)時(shí)數字信號處理， 二是系統體積大功耗高。這兩個(gè)突出缺點(diǎn)制約了軟件無(wú)線(xiàn)電在高速實(shí)時(shí)通信領(lǐng)域的應用前景。本文運用目前基于FPGA(Field Programmable Gate Array)的SoPC (System on Programmable Chip)技術(shù)構建軟件無(wú)線(xiàn)電平臺。大大提高了數字信號處理的能力和速度，并且降低了系統功耗，縮小了系統體積，為更高層次的3G無(wú)線(xiàn)通信要求提供了解決方案。

　　1 無(wú)線(xiàn)通信系統設計

　　1.1 系統設計

　　軟件無(wú)線(xiàn)電使得無(wú)線(xiàn)電具有更多的個(gè)性化特點(diǎn)，它以軟件方式定義多個(gè)頻段及多種調制波形接口。軟件無(wú)線(xiàn)電系統包括信號發(fā)射和接收兩部分，本文重點(diǎn)以接收流 程進(jìn)行論述。軟件無(wú)線(xiàn)電的RF(Radio Frequency)部分是一個(gè)多波束天線(xiàn)陣，可同時(shí)接收多個(gè)頻段、多個(gè)方向的射頻信號，并將射頻轉換為中頻信號。如圖1所示，系統中包括Virtex- 4 FX系列FPGA，模擬信號輸入端口，同步觸發(fā)端口，外接時(shí)鐘源，Flash(加載FPGA配置程序)，CPLD，SDRAM，PCI接口，LED信號燈等部分。

　　提取用戶(hù)窄帶信號進(jìn)行抽取由專(zhuān)用ADC芯片完成，數字下變頻部分由FPGA中的IP(Intellectual Property)模塊完成。用專(zhuān)用芯片進(jìn)行模數轉換可以提高系統的穩定性和可靠性;用IP模塊完成數字下變頻功能可以降低功耗，提高速率。

　　數字下變頻后進(jìn)行解調，經(jīng)過(guò)解調后的信號為一個(gè)比特流序列，比特流處理部分需要完成信息的加密解密、編碼譯碼等。如圖1所示，這部分功能可以用 Verilog-HDL語(yǔ)言編寫(xiě)DSP處理模塊完成，也可以用Matlab的FDATool進(jìn)行設計后自動(dòng)生成Verilog-HDL源代碼和 PowerPC指令程序;本文采用Verilog-HDL直接編寫(xiě)DSP模塊的辦法，這樣可以對硬件處理流程進(jìn)行更好的掌控，并且獲得更高的信號處理性 能。由于將DSP模塊嵌入FPGA中，通過(guò)增加或減少DSP邏輯電路可以使得設計更加靈活，例如可以將2FSK調制解調，FIR濾波和FFT分別封裝成為 單元模塊，編寫(xiě)地址驅動(dòng)后PowerPC程序執行時(shí)可直接進(jìn)行調用，相比DSP專(zhuān)用處理器僅調用乘法器和移位寄存器的方法可以節省上百個(gè)指令周期，大大提 高了實(shí)時(shí)信號處理的能力，具有在高端領(lǐng)域廣闊的應用前景。

　　比特流序列處理完成后，可將數據傳入主機磁盤(pán)陣列經(jīng)行儲存，PowerPC通過(guò)PCI橋控制本系統和主機的數據傳輸，以滿(mǎn)足未來(lái)數據回放和可視化界面要求。

　　1.2 ADC模數轉換

　　軟件無(wú)線(xiàn)電要求ADC，DAC盡可能的靠近天線(xiàn)，這需要很高的ADC的采樣率，采樣精度，動(dòng)態(tài)范圍等特征。AD9042是一款高性能高速ADC芯片，采 用的是兩級子區式轉換結構，這種設計既保證了所需的轉換精度和轉換速度，又降低了功耗，同時(shí)也減小了芯片尺寸，AD9042系統原理如圖2所示。 AD9042可以保證的最小采樣率可達41MHZ, 12bit精度，80dB無(wú)寄生動(dòng)態(tài)范圍。

　　1.3 DDS直接頻率合成

　　由于數字信號處理的處理速度有限，往往難以對A/D采樣得到的高速率數字信號直接進(jìn)行各種類(lèi)別的實(shí)時(shí)處理。為了解決這一矛盾，需要采用數字下變頻技術(shù)， 將采樣得到的高速率信號變成低速率基帶信號，以便進(jìn)行下一步的信號處理。數字下變頻技術(shù)在軟件無(wú)線(xiàn)電和各類(lèi)數字化接收機中得到了廣泛應用。寬帶數字下變頻 器基于外差接收機的原理，包括數字混頻、低通濾波、抽取三個(gè)環(huán)節。抽取后得到和信號帶寬匹配的基帶抽樣信號，實(shí)現從寬頻帶中提取窄帶信號的目的。 Xilinx提供的專(zhuān)用DDS(Direct DIGItal Synthesizer) IP模塊用以實(shí)現數字下變頻功能。

　　1.4 CPU控制單元

　　Virtex-4 FX系列FPGA集成了運行速度高達450 MHz的雙32位嵌入式PowerPC，每個(gè)處理器可提供超過(guò)700 DhrySTone MIPS的性能，是普通FPGA中處理器性能的三倍。兩個(gè)完全集成的UNH認證的10/100/1000 Ethernet MAC進(jìn)一步提升了Virtex-4 FX處理平臺的性能，從而提高了FPGA資源的可用性。本系統以PowerPC作為該系統的指令處理和控制單元，可以避免純硬件設計復雜，通用性差和不容 易協(xié)調控制的缺點(diǎn)。PowerPC是本系統SoPC架構的核心組成部分，擔負算法實(shí)現和中央控制兩部分任務(wù)。Virtex-4 FX內部有大量乘法器可供調用，能夠充分滿(mǎn)足各種數字信號處理要求;

　　PowerPC與前文提到用Verilog-HDL 設計的DSP模塊連接，使整個(gè)系統具有實(shí)時(shí)動(dòng)態(tài)信號的處理能力。PowerPC作為控制器的狀態(tài)流程如圖3所示。

　　2 FSK設計實(shí)例及仿真結果

　　在現代通信中，調制器的載波信號幾乎都是正弦信號，數字基帶信號通過(guò)調制器改變正弦載波頻率，產(chǎn)生移頻鍵控(FSK)信號。FSK時(shí)域表達式為

　　用本系統實(shí)現FSK調制結構框圖如圖4所示，用Verilog-HDL語(yǔ)言編寫(xiě)實(shí)現的FSK調制模塊，相對于傳統軟件無(wú)線(xiàn)電的實(shí)現方式，省去了讀取指令周期的時(shí)間，總運算時(shí)間縮短了一半。FSK調制的ModelSim波形仿真結果如圖5所示。

　　3 結論

　　改進(jìn)的基于FPGA的嵌入式軟件無(wú) 線(xiàn)電系統，可更好地滿(mǎn)足通信、雷達、數字電視等高科技領(lǐng)域對信號處理實(shí)時(shí)性的要求。運用軟件無(wú)線(xiàn)電和SoPC技術(shù)，極大的提高了系統動(dòng)態(tài)實(shí)時(shí)信號的處理能 力。在節約資源方面，以節省芯片數量計算，該系統相對于目前常規系統，節省功耗和體積可達30%以上。40MHZ時(shí)鐘頻率, 12bit精度，80dB無(wú)寄生動(dòng)態(tài)范圍，該系統可以應用于Cellular / PCS基站，多通道多模式接收機，GPS抗干擾接收機，相控陣接收機，頻譜分析，3G無(wú)線(xiàn)通信等領(lǐng)域。