基于OMAP-L138的數字示波器硬件設計

1.引言

　　隨著(zhù)通信技術(shù)的迅猛發(fā)展，電信號越來(lái)越復雜化和瞬態(tài)化，開(kāi)發(fā)人員對測量領(lǐng)域必不可少的工具——數字示波器的性能提出了越來(lái)越高的要求。最大限度提高實(shí)時(shí)采樣率和波形捕獲能力成為了國內外眾多數字示波器生產(chǎn)廠(chǎng)商研究的重點(diǎn)，實(shí)時(shí)采樣率和波形捕獲率的提高又必然帶來(lái)大量高速波形數據的傳輸、保存和處理的問(wèn)題。因此，作為數字示波器數據處理和系統控制的中樞，微處理器性能至關(guān)重要。本文選用TI公司的雙核 DSP OMAP-L138作為本設計的微處理器，并實(shí)現了一種數字示波器微處理器硬件設計。

2.數字示波器的基本架構

　　目前數字示波器多采用DSP、內嵌微處理器型FPGA或微處理器+FPGA架構。雖然內嵌微處理器型FPGA靈活性強，可以充分進(jìn)行設計開(kāi)發(fā)和驗證，便于系統升級且FPGA外圍電路簡(jiǎn)單。但是該類(lèi)型FPGA屬于高端FPGA，價(jià)高且供貨渠道難得，不適合低成本的數字示波器使用。若單獨使用DSP，雖然其數據處理能力強大，運行速度較高，但DSP的控制能力不突出，且數字示波器的采樣率越來(lái)越高，DSP內部不能做數據流降速和緩存，當設計采用高實(shí)時(shí)采樣率的 ADC，就得選用頻率更高且內部存儲資源更豐富的DSP，而此類(lèi)DSP一般都價(jià)格昂貴，同樣不適合低成本的數字示波器使用。因此，微處理器+FPGA架構的方案是本設計首選。微處理器+FPGA架構的數字示波器的系統結構圖如圖1所示：

　　圖1 微處理器+FPGA架構的數字示波器系統結構圖

　　被測信號經(jīng)模擬通道運放調理后送到ADC器件;ADC轉換器將輸入端的信號轉換成相應的數字信號并經(jīng)過(guò)FPGA緩存和預處理;微處理器對采樣得到的數字信號進(jìn)行相關(guān)處理與運算;最后將波形送到屏幕上顯示，完成一次采集過(guò)程。同時(shí)采集過(guò)程中觸發(fā)電路不斷監測輸入信號，看是否出現觸發(fā)狀態(tài)，觸發(fā)條件決定了波形的起始位置，觸發(fā)系統能夠保證被測波形能夠穩定的顯示到屏幕上。

3.微處理器選型

　　本設計實(shí)時(shí)采樣率高達2Gsps，需要微處理器實(shí)時(shí)處理的波形數據量很大。同時(shí)微處理器要實(shí)現模擬通道控制、高速ADC采樣控制、波形數據存儲控制、LCD顯示控制等。因此兼具強大的數據處理能力和優(yōu)異控制能力的微處理器成為本設計首選。

　　基于這些要求，本設計選擇了TI公司的OMAP- L138 DSP。此芯片是TI公司2009年推出的一款高性能處理器芯片。該芯片特點(diǎn)如下：

　　1、采用C6748 DSP內核與ARM9內核的雙核結構，可實(shí)現高達300 MHz的單位內核頻率。利用片上ARM9，開(kāi)發(fā)人員可充分利用DSP內核支持高強度的實(shí)時(shí)處理計算，同時(shí)讓ARM負責非實(shí)時(shí)任務(wù)。

　　2、豐富的內部存儲器資源。其中ARM核內部有16KB的L1程序Cache和16KB的數據Cache;DSP核采用二級緩存結構，包括32KB 的L1程序Cache、32KB 的數據Cache和256KB 的L2統一映射SRAM，該二級高速緩存結構可以為所有載入、存儲以及處理請求提供服務(wù)，可以為CPU提供高效、高速的數據共享;此外在A(yíng)RM核與DSP 核之間還有高達128KB的片上RAM，可被ARM核、DSP核以及片外存儲器訪(fǎng)問(wèn)。

　　3、豐富的外設資源。主要包括1個(gè)EMIFA口，可接16bit SDRAM或者NOR/NAND Flash;1個(gè)EMIFB口，可接16bit的DDR2(最高頻率150MHz)或16bit mDDR (最高頻率133MHz);3個(gè)UART接口;2個(gè)SPI接口;2個(gè)I2C接口;1個(gè)EMAC控制器;1個(gè)USB2.0接口和1個(gè)USB1.1接口;1個(gè) LCD控制器;1個(gè)SATA控制器;1個(gè)uPP接口;1個(gè)VPIF接口;4個(gè)64位通用定時(shí)器。豐富的外設資源不僅可以為示波器提供與PC機、便攜式 USB接口設備通信的接口，而且極大減少DSP外圍電路的設計規模，

　　4、低功耗。采用1.2V內核電壓，1.8V或3.3V I/O接口電壓，在深度睡眠模式下功耗僅有6mW，正常工作模式下功耗約為420mW。

　　此外OMAP-L138為浮、定點(diǎn)兼容DSP，使用硬件來(lái)完成浮點(diǎn)運算，可以在單周期內完成，這一優(yōu)點(diǎn)在實(shí)現高精度復雜算法時(shí)尤為突出，為復雜算法的實(shí)時(shí)處理提供了保證。OMAP-L138還可與C6748 DSP實(shí)現引腳對引腳兼容，從而使客戶(hù)可采用不同的處理器同時(shí)開(kāi)發(fā)多種不同特性的產(chǎn)品。

　　數字示波器系統硬件結構設計

　　本設計ADC選用Atmel公司的AT84AD001，該芯片有兩個(gè)通道，每個(gè)通道采樣率高達1Gsps，拼合可實(shí)現2Gsps的實(shí)時(shí)采樣率;FPGA選用 Xilinx公司Spartan-3A系列的XC3S400A芯片，該芯片內有8064個(gè)邏輯單元，360Kbit塊RAM，56Kbit分布式 RAM，4個(gè)數字時(shí)鐘管理模塊(DCM)，311個(gè)I/O口。300KB容量的SRAM芯片外掛在FPGA上作深存儲用，由于SRAM存儲器容量比 FPGA內部緩存FIFO大得多，能夠存儲更多的波形數據，因而能觀(guān)察到更多的波形細節。采用64Mbit容量的SPI Flash存儲示波器掉電需要保存的數據，例如程序代碼、Boot loader程序、中英文字庫、開(kāi)機畫(huà)面等。

　　基于OMAP-L138的示波器硬件系統結構圖如圖2所示：

　　圖2 數字示波器系統結構圖

本設計中，被測信號進(jìn)入模擬通道調理后送入ADC，ADC對模擬信號采樣、量化后，進(jìn)入FPGA數據流降速和數據同步處理，然后根據存儲深度要求選擇存入 FPGA內部FIFO或者存入片外SRAM，待FPGA內部FIFO或者片外SRAM滿(mǎn)標志有效后，DSP讀取采樣數據存入DDR2 SDRAM，并完成一系列復雜的處理和運算，如FFT、插值和濾波等，再存入在DDR2內拓展的顯示存儲區，待需要顯示時(shí)再由DSP讀取顯存中的數據通過(guò)內部集成的LCD控制器采用DMA方式將數據送到LCD顯示，完成一次采集過(guò)程。

4.OMAP-L138與DDR2的接口電路設計

　　OMAP- L138內部集成的DDR2/Mobile DDR控制器可外接工作頻率150MHz的DDR2 SDRAM或者工作頻率133MHz的Mobile DDR。本設計采用DDR2 SDRAM作為系統后級波形數據緩存器。較之SDRAM，DDR2 SDRAM不僅讀寫(xiě)速度可大幅提高，存儲容量更是得到極大擴展,示波器因而能夠存儲更多波形數據并觀(guān)察到更多的波形細節，提高示波器對復雜信號和瞬態(tài)信號的捕獲概率。本設計的DDR2 SDRAM選用鎂光公司的DDR2 800內存顆粒，型號為MT47H64M16，容量為1Gbit，核心工作電壓為1.8V，核心工作頻率為400MHz，由于OMAP-L138內部的 DDR2控制器最高工作頻率為150MHz，所以此系統中DDR2需要降頻使用。OMAP-L138與DDR2的接口連接示意圖如圖3所示：

　　圖3 OMAP-L38與DDR2的接口連接示意圖

　　DDR2 的信號線(xiàn)包括時(shí)鐘、數據和命令三部分。本設計由DDR2控制器提供差分時(shí)鐘CLK+和CLK-給DDR2,，差分時(shí)鐘之間并接一個(gè)100Ω的匹配電阻，用以消除時(shí)鐘的毛刺并限制驅動(dòng)電流;數據部分主要完成數據傳輸工作，包括數據線(xiàn)DQ[15:0]、數據同步信號DQS(本設計LDQS對應數據線(xiàn)低八位，UDQS對應數據線(xiàn)高八位)、數據信號屏蔽線(xiàn)DM(在突發(fā)寫(xiě)傳輸時(shí)屏蔽不存儲的數據，LDM對應數據位低八位DQ[7:0]，UDM對應數據線(xiàn)高八位 DQ[15:8])，本設計在DQS信號和DM信號上串接一個(gè)22Ω的電阻，起抗干擾和濾波作用，提高信號質(zhì)量;命令部分包括行地址選通信號RASn、列地址選通信號CASn、寫(xiě)使能信號WEn、片選信號CSn、時(shí)鐘使能信號CKE以及芯片內部終端電阻使能ODT，主要完成尋址、組成各種控制命令以及內存初始化工作。本設計由于DDR2控制器內沒(méi)有終端電阻，因此將DDR2 SDRAM的ODT信號直接接地使DDR2芯片內的終端電阻無(wú)效。

DDR2的讀、寫(xiě)時(shí)序圖分別見(jiàn)圖4和圖5：

　　圖4 DDR2的讀數據時(shí)序圖

　　圖5 DDR2的寫(xiě)數據時(shí)序圖

5.以太網(wǎng)的接口電路設計

　　用示波器測量電信號時(shí)，信息和測量結果便捷的保存和共享變得日益重要。若數字示波器提供以太網(wǎng)接口，開(kāi)發(fā)人員就可以方便地將測量數據和結果通過(guò)網(wǎng)絡(luò )共享，實(shí)現遠程調試;也可以將波形數據通過(guò)網(wǎng)絡(luò )上傳到PC機上，在PC機上實(shí)現波形數據的處理、分析和顯示。

　　OMAP-L138內部集成的以太網(wǎng)控制器(EMAC)支持IEEE802.3標準，支持10Base-T和100Base-T兩種以太網(wǎng)標準，有全雙工和半雙工兩種工作模式可供選擇，提供了MII和RMII兩種以太網(wǎng)接口。

　　選用LAN8710以太網(wǎng)收發(fā)器，該以太網(wǎng)收發(fā)器提供MII和RMII兩種以太網(wǎng)接口。本設計采用MII接口實(shí)現LAN8710與EMAC的互聯(lián)。MII接口包括一個(gè)數據接口，一個(gè)MAC和PHY之間的管理接口。數據接口包括分別用于發(fā)送器和接收器的兩條獨立信道。每條信道有4根數據線(xiàn)、時(shí)鐘和控制信號，其中管理接口是雙信號接口：一個(gè)是時(shí)鐘信號，另一個(gè)是數據信號。通過(guò)管理接口，上層能監視和控制PHY。管理接口的時(shí)鐘MDC由EMAC提供，最高可達 8.3MHz;數據信號MDIO是雙向接口，與MDC同步，控制收發(fā)器并從收發(fā)器收集狀態(tài)信息?？墒占男畔ㄦ溄訝顟B(tài)、傳輸速度與選擇、斷電、低功率休眠狀態(tài)、TX/RX模式選擇、自動(dòng)協(xié)商控制、環(huán)回模式控制等。

　　以太網(wǎng)接口連接示意圖如圖6所示：

　　圖6 以太網(wǎng)接口連接示意圖

　　本設計采用外接25M有源晶振為以太網(wǎng)收發(fā)器提供時(shí)鐘輸入，當配置為100Mbit/s的數據傳輸速率時(shí)，LAN8710提供給EMAC 25MHz的發(fā)送時(shí)鐘TXCLK和接收時(shí)鐘RXCLK;當配置為10Mbit/s的數據傳輸速率時(shí)，25MHz時(shí)鐘輸入經(jīng)LAN8710內部PLL分頻 10倍后得到2.5MHz的收、發(fā)數據時(shí)鐘送給EMAC。發(fā)送數據總線(xiàn)TXD[3:0]和接收數據總線(xiàn)RXD[3:0]分別在發(fā)送時(shí)鐘TXCLK和接收時(shí)鐘RXCLK的上升沿被觸發(fā)。當選擇半雙工工作模式時(shí)，網(wǎng)絡(luò )沖突監測信號COL若檢測到網(wǎng)絡(luò )出現數據發(fā)送沖突，該信號會(huì )自動(dòng)置位報警。載波感應信號CRS 在網(wǎng)絡(luò )處于繁忙狀態(tài)時(shí)，會(huì )自動(dòng)置位并告知EMAC。若在接收的幀中發(fā)現錯誤，接收數據錯誤標志信號RXERR會(huì )置位，并持續一個(gè)或幾個(gè)RXCLK時(shí)鐘周期。

6.結論

　　本設計有以下優(yōu)點(diǎn)：數據處理與系統控制同步執行;微處理器內部存儲資源豐富，且采用二級緩存結構，系統響應速度快;外設資源豐富，提供了如USB接口、RS232接口和以太網(wǎng)接口等與PC機互聯(lián)的接口，方便示波器上采集到的波形數據在PC機上實(shí)時(shí)處理和在線(xiàn)調試;外部存儲器資源豐富，采用1Gbit 容量的DDR2 SDRAM作后級波形數據緩存區和顯示數據緩存區，能夠存儲更多波形數據，觀(guān)察到更多波形細節。由此可見(jiàn)，采用該示波器系統可大幅提高數字示波器的數據處理能力和波形捕獲率，整機的響應速度也將上一個(gè)臺階。