基于FPGA的定時(shí)同步算法設計

5 算法實(shí)現

在Matlab仿真性能得到保證的前提下，文中對該算法進(jìn)行了硬件實(shí)現，并取得了良好的效果。算法硬件實(shí)現流程，如圖7所示。

信號源部分使用信號發(fā)生器產(chǎn)生300 MHz的BPSK信號，A/D采樣率為1.2 GHz，A/D直接對基帶信號以4倍的符號率采樣，匹配濾波的滾降系數為0.5，數字處理部分采用Xilinx公司的Virtex-4系列FPGA芯片。算法實(shí)現消耗8%的Slices以及14%的DSP48s。

使用Chipscope觀(guān)察，當信噪比為15 dB時(shí)，定時(shí)同步前后的星座圖對比如圖8所示。

6 結束語(yǔ)

設計了基于數字濾波平方的全數字接收機定時(shí)同步方法，定時(shí)同步環(huán)路主要由定時(shí)誤差提取、定時(shí)控制與內插濾波器3部分組成。其中定時(shí)誤差是由基帶采樣信號進(jìn)行離散傅里葉變換提取得到，并且文中設計了一種適用于高速通信下的并行實(shí)現結構，內插系數由定時(shí)控制模塊計算的小數間隔確定，從定時(shí)控制模塊計算出的整數間隔相當于重采樣時(shí)鐘，對內插后的信號進(jìn)行采樣，即可得到同步數據。數字濾波平方法屬于非數據輔助型，對載波不敏感，可以先于載波同步進(jìn)行，算法實(shí)現結構屬于前饋式，適合于突發(fā)通信、運算簡(jiǎn)單、系統實(shí)現方便，Matlab仿真與硬件實(shí)現結果表明，該設計方案可以較好地解決定時(shí)問(wèn)題。