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基于FPGA的定時(shí)同步算法設計
- 摘要 文中對適用于高速突發(fā)通信的基于數字濾波平方的定時(shí)同步算法進(jìn)行了研究。通過(guò)對在高速數據傳輸通信中，該定時(shí)同步環(huán)路的定時(shí)誤差估計模塊進(jìn)行并行結構實(shí)現，大幅降低了系統對于時(shí)鐘的要求，且更加易于實(shí)現;將文中所提定時(shí)控制部分與其他文獻中的方法做了對比，表明所用方法可以達到更好的效果。最后進(jìn)行的Matlab仿真以及硬件實(shí)現，結果表明，該環(huán)路可以實(shí)現突發(fā)與非突發(fā)情況下的高速數傳定時(shí)同步。 目前，數字通信系統正向高速全數字化方向發(fā)展。在全數字接收機定時(shí)同步中，主要包括兩個(gè)關(guān)鍵點(diǎn)：定時(shí)誤差估計和定時(shí)控制。傳統的定時(shí)
- 關(guān)鍵字： FPGA Gardner
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