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時(shí)序設計
時(shí)序設計 文章 進(jìn)入時(shí)序設計技術(shù)社區
5G網(wǎng)絡(luò )的時(shí)序設計和管理同步方式
- 隨著(zhù)網(wǎng)絡(luò )從使用基于頻分雙工（FDD）的通信鏈路發(fā)展到使用時(shí)分雙工（TDD），不僅出現了頻率方面的需求，同時(shí)還產(chǎn)生了對精確相位和時(shí)間同步的需求。運營(yíng)商在TDD網(wǎng)絡(luò )中部署的設備依賴(lài)于GNSS、同步以太網(wǎng)（SyncE）和IEEE-1588精確時(shí)間協(xié)議（PTP）的組合，以在整個(gè)網(wǎng)絡(luò )中提供準確的頻率、相位和時(shí)間。 第三代合作伙伴計劃（3GPP）第15版中引入了全新的5G RAN架構，此架構將基帶單元（BBU）和遠程無(wú)線(xiàn)電頭端（RRH）拆分為集中式單元（CU）、分布式單元（DU）和無(wú)線(xiàn)電單元（RU）。這種
- 關(guān)鍵字： 5G網(wǎng)絡(luò ) 時(shí)序設計
基于FPGA的帶Cache的嵌入式CPU的設計與實(shí)現
- MIPS(Microprocessor without Interlocked Pipeline STages)是一種典型的RISC(Reduced InstructiON Set Computer)微處理器,在嵌入式系統領(lǐng)域中得到廣泛的應用。MIPS32TM指令集開(kāi)放，指令格式規整，易于流水線(xiàn)設計，大量使用寄存器操作。與CISC(Complex Instruction Set Computer)微處理器相比，RISC具有設計更簡(jiǎn)單、設計周期更短等優(yōu)點(diǎn)，并可以應用更多先進(jìn)的技術(shù)，開(kāi)發(fā)更快的下一代處理器。
- 關(guān)鍵字： 流水線(xiàn)CPU 時(shí)序設計 FPGA
基于邏輯組的快速宏布局方法
- 本文介紹了一種適用于高宏數、難時(shí)序設計的快速平面布局方法。微捷碼 Talus 可基于邏輯組產(chǎn)生所有宏和標準單元的快速布局。我們可通過(guò)利用這種布局信息來(lái)突出并劃分適合的“宏組”，對于高宏數設計來(lái)說(shuō)，這種方法要較一般的分組方法更快速更合理。對于時(shí)序關(guān)鍵設計，我們可使用積極的“宏布局”方法來(lái)顯示關(guān)鍵邏輯組，然后再通過(guò)增量（incremental）的“宏布局”來(lái)調整布局形狀（無(wú)宏或其它邏輯組阻塞的前提下將關(guān)鍵邏輯聚集在一起）；這種方法可為我們常規設計帶好更好時(shí)序（包括 WNS/TNS）和更好布線(xiàn)結果（總線(xiàn)長(cháng)）。
- 關(guān)鍵字： 時(shí)序設計 快速平面布局 微捷碼
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時(shí)序設計介紹
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