基于DSP的機載視頻圖像實(shí)時(shí)壓縮與處理系統

由于受到無(wú)線(xiàn)傳輸帶寬的限制， 無(wú)人機對地面目標偵察獲得的高分辨率視頻圖像必須經(jīng)過(guò)有效壓縮才能實(shí)時(shí)傳輸給地面接收處理系統?，F有的視頻壓縮標準有H.261、H. 262、H . 263 及MPEG-1、MPEG-2、MPEG-4 等。

　　其中MPEG-4 由于采用基于對象的壓縮編碼方法， 較之以往各標準的基于幀的壓縮編碼方法， 其時(shí)間和空間冗余更低， 在保持解碼質(zhì)量的同時(shí)提高了壓縮率。MPEG-4 還具有更好的交互性能及更強的抗誤碼性能 , 較之以往的壓縮標準， 更適合無(wú)線(xiàn)信道的傳輸。

　　視頻壓縮算法比較復雜， 加之無(wú)人機有效載荷的重量和體積限制， 難以實(shí)現對機載視頻圖像的實(shí)時(shí)壓縮編碼，通常只能低分辨率圖像實(shí)時(shí)壓縮。本文基于TI 公司最新推出的媒體處理器TMS320DM642 設計并實(shí)現了機載圖像實(shí)時(shí)壓縮編碼與處理系統， 實(shí)現了對最高分辨率為D1分辨率機載視頻圖像的分辨率和壓縮比可調的MPEG-4實(shí)時(shí)壓縮處理及恒定碼流的輸出。

　　1 設計要求

　　整個(gè)壓縮處理系統完成對機載高分辨率攝像機輸出的PA L 制式模擬視頻信號進(jìn)行實(shí)時(shí)采集、壓縮與傳輸。

　　為了便于地面接收處理系統實(shí)時(shí)地分析圖像， 須將無(wú)人機拍攝圖像的時(shí)間及空間位置等附加信息和壓縮圖像數據實(shí)時(shí)地打包。MPEG-4 為不等長(cháng)壓縮編碼， 為便于無(wú)線(xiàn)傳輸， 需將MPEG-4 數據包流進(jìn)行編幀， 形成256 KB/ s的恒定基帶碼流， 實(shí)時(shí)傳輸給無(wú)線(xiàn)信道子系統供調制發(fā)射。系統還需根據控制命令動(dòng)態(tài)地改變圖像的分辨率及壓縮比。

　　2 系統硬件設計

　　2. 1 TMS320DM642 芯片的特點(diǎn)

　　DM642 屬于TMS320C64x 系列DSPs。Veloci T I 結構使C6000 DSPs 在視頻和圖像處理中得到廣泛應用。

　　CPU 的VLIW 結構由多個(gè)并行運行的執行單元組成， 這些單元在單個(gè)周期內可執行多種指令。并行是C6000 獲得高性能的關(guān)鍵。C64x 在C6000 的基礎上有一些重要的改進(jìn)。除了有更高的時(shí)鐘頻率外， C64x 從以前的VelociTI 結構擴展到Veloci TI. 2 結構， 包含了許多新的指令，增加了額外的數據通道， 寄存器的數量也增加了一倍。這些擴展使得CPU 可以在一個(gè)時(shí)鐘周期內處理更多的數據， 從而獲得更高的運算性能。

　　DM642 芯片集成了各種片內外設， 使得開(kāi)發(fā)視頻和圖像領(lǐng)域的應用更為方便。它帶有3 個(gè)可配置的視頻端口， 提供與視頻輸入、視頻輸出以及碼流輸入的無(wú)縫接口。

　　這些視頻端口支持許多格式的視頻輸入/ 輸出。利用DM642 開(kāi)發(fā)視頻編碼器， 其視頻輸入部分只需要一塊視頻采集芯片即可， 如AD 公司的A DV7181, 無(wú)需外加邏輯控制電路和FIFO 緩存， 使硬件系統更為簡(jiǎn)單和穩定。

　　DM642 集成的64 位的無(wú)縫外部存儲器接口（ EMIF） , 能夠實(shí)現與外部同步和異步存儲器或外設的無(wú)縫連接。

　　DM642 的其他外設包括： 10 Mbps/ 100 Mbps 的以太網(wǎng)口（ EMAC） 、多通道音頻串口（McASP） 、主機接口（ HPI） 、多通道緩沖串口（ McBSP） 以及PCI 接口等。

　　2. 2 系統硬件組成

　　機載圖像實(shí)時(shí)壓縮與處理系統以TMS320DM642 高性能通用DSP 芯片為核心， 由視頻輸入采集模塊、圖像壓縮處理模塊、外部存儲模塊及傳輸控制接口模塊組成。其硬件系統框圖如圖1 所示。

圖1 機載視頻圖像實(shí)時(shí)壓縮處理系統硬件框圖

　　圖像采集模塊對輸入模擬視頻信號進(jìn)行同步捕獲、采集和視頻解碼。視頻解碼器輸出的數據格式為YUV4: 2:2。視頻解碼數據通過(guò)DMA 通道向DM642 VPORT 通道緩沖單元發(fā)送數據， 當采集完一幀數據時(shí)產(chǎn)生DMA 中斷。圖像壓縮處理模塊根據接收到的控制命令將視頻解碼數據進(jìn)行實(shí)時(shí)壓縮數理后緩存到存儲模塊中。存儲模塊采用32 MB 64 位的SDRAM, 實(shí)現程序和數據的存儲。

　　傳輸控制接口模塊將緩存在SDRAM 中的待傳輸碼流以256 KB/ s 的恒定速率8 位并行傳輸至輸出端口， 并接收地面發(fā)送的控制命令。該模塊由FIFO 芯片和CPLD 組成， FIFO 半空時(shí)向DSP 發(fā)送中斷信號。