基于FPGA+DSP的跳頻電臺傳輸系統
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一個(gè)通信周期為80 ms，每1 ms容納32個(gè)基帶位(基帶速率為32 kbps)。
發(fā)端在按下PTT（Push To Talk）鍵時(shí)先發(fā)送一組同步頭，用來(lái)傳送初始同步信息，然后再發(fā)送語(yǔ)音信息。初始同步信息由初始同步頻率進(jìn)行發(fā)送，根據發(fā)送的初始同步信息，初始同步頻率分成兩組，每組有4個(gè)同步頻率組成，為了提高同步的抗干擾性能，同步的頻率是隨著(zhù)時(shí)間的變化而更新的。第一組頻率為f1、f2、f3、f4，每隔100個(gè)通信周期換掉一個(gè)同步頻率，用于傳送A組初始同步信息，傳送完A組同步信息后插入兩跳偽隨機跳頻（f9,f10）。第二組頻率為f5、f6、f7、f8，也是每隔100個(gè)通信周期換掉一個(gè)同步頻率，用于傳送B組初始同步信息,傳送完B組同步信息后插入兩跳偽隨機跳頻（f11,f12）。每次按下PTT鍵，發(fā)送32跳的初始同步信息，其發(fā)送格式如圖5所示。
正常跳頻通信時(shí)在語(yǔ)音跳中間加傳勤務(wù)同步跳，每800跳為一個(gè)通信循環(huán)，每80跳為一通信周期，每個(gè)通信周期傳4跳(f1,f2,f3,f4)勤務(wù)同步信息發(fā)送。
結語(yǔ)
基于FPGA的跳頻通信接收系統與常規跳頻通信接收系統相比，該系統具有靈活性強、可靠性高、開(kāi)發(fā)周期短和費用低等優(yōu)點(diǎn)，可廣泛應用于通信領(lǐng)域。在測試過(guò)程中發(fā)現本文設計的系統滿(mǎn)足性能要求：4.8kbps以下業(yè)務(wù)跳頻同步時(shí)間小于6s，4.8kbps以上業(yè)務(wù)跳頻同步時(shí)間小于0.6s。
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