SPI-4接口的數據處理

　　圖1 Xilinx SPL-4解決方案框圖

　　(1)Sink Core I/0接口設計

　　對于數據通道，Sink Core的接收數據在FPGA I/O內部通過(guò)ISERDES串并轉換后，把數據速率降低供內部處理。這樣做的目的是降低了FPGA內部系統頻率，使時(shí)序更加容易滿(mǎn)足。而對于狀態(tài)信｀患通道，把內部處理的數據直接經(jīng)過(guò)LO里的寄存器鎖存輸出，如圖2所示。

　　圖2 Sink Core I/O接口

　　(2)Source Core I/O接口設計

　　Source Core的處理是內部已經(jīng)處理好的數據經(jīng)過(guò)FPGA I/O內部的OSERDES進(jìn)行并串轉換輸出。而對于狀態(tài)信息通道，因為速率比較低，最高不超過(guò)數據通道速率的1/4。所以處理起來(lái)比較簡(jiǎn)單，直接使用FPGA I/O內部的寄存器鎖存輸出到內部處理即可，如圖3所示。

　　圖3 Source Core I/O接口

　　(3)DPA功能

　　對于數據對齊來(lái)說(shuō)，由于在SPI-4中允許數據的偏移為±1個(gè)BIT，所以除了要做位對齊外，還需要做通道對齊。位對齊就是利用Xilinx Vitex-5器件內部的IODELAY模塊用移相狀態(tài)機在其上面進(jìn)行移相。多達64級，每級大約75ps，直到采樣時(shí)鐘對齊到數據窗口的中間位置。位對齊的效果如圖4所示。

　　圖4 位對齊效果

　　通道對齊利用協(xié)議指定的Training Pattern作為對齊信息和ISERDES模塊中的BITSLIP功能來(lái)進(jìn)行，效果如圖5所示。

　　圖5 通道對齊前后效果

　　只有完成這兩個(gè)對齊過(guò)程，接收端的輸入數據才真正被處理完畢，這時(shí)數據就可以直接供給內部做協(xié)議處理。

　　(4)用戶(hù)FIFO

　　該FIFO用于與用戶(hù)邏輯連接的，其原理是把內部協(xié)議處理后的數據寫(xiě)入FIFO，然后讀出FIFO的數據作為后級的用戶(hù)邏輯使用。有機地隔離了用戶(hù)邏輯和用戶(hù)FIFO，使用戶(hù)邏輯的設計更加清晰和容易。

　　(5)參數配置

　　該模塊主要做參數配置作用，用來(lái)配置支持的端口數、最大發(fā)送包長(cháng)、遍歷長(cháng)度及連續的DIP4和DIP2有效數目等。