一種基于FPGA的視頻圖像畫(huà)面分割器設計

摘要：為了解決在一個(gè)屏幕上收看多個(gè)信號源的問(wèn)題，對基于FPGA技術(shù)的視頻圖像畫(huà)面分割器進(jìn)行了研究。研究的主要特色在于構建了以FPGA為核心器件的視頻畫(huà)面分割的硬件平臺，首先，將DVI視頻信號，經(jīng)視頻解碼芯片轉換為數字視頻圖像信號后送入異步FIFO緩沖。然后，根據畫(huà)面分割需要進(jìn)行視頻圖像數據抽取，并將抽取的視頻圖像數據按照一定的規則存儲到圖像存儲器。最后，按照數字視頻圖像的數據格式，將四路視頻圖像合成一路編碼輸出，實(shí)現了四路視頻圖像分割的功能，提高了系統集成度，并可根據系統需要修改設計和進(jìn)一步擴展功能，增加了系統的靈活性，適用于多種不同領(lǐng)域。

隨著(zhù)計算機、DSP、超大規模集成電路等技術(shù)的發(fā)展，畫(huà)面分割器開(kāi)始采用硬件設計。首先，將各路視頻信號轉換成數字視頻信號;然后，在數字領(lǐng)域對各路視頻信號進(jìn)行處理。使電路的設計、調試得到了很大的改善。但是，設計中所使用的獨立的邏輯電路較多，有的甚至使用專(zhuān)用的DSP芯片去處理視頻畫(huà)面的分割。雖然可以滿(mǎn)足對視頻圖像數據處理速度的要求，但是還需要外加CPU去協(xié)調系統工作，使得整個(gè)系統仍顯得體積較大，而且系統成本較高。隨著(zhù)半導體加工工藝的不斷發(fā)展，FPGA在結構、速度、工藝、集成度和性能方面都取得了很大的進(jìn)步和提高。本文將詳細介紹基于FPGA開(kāi)發(fā)技術(shù)的視頻圖像畫(huà)面分割器的軟硬件設計與實(shí)現。

1 系統總體設計

本系統選用Altera公司的CycloneIII系列中的EP3C40F780C7型號FPGA作為核心處理芯片，提出和設計了一個(gè)多路視頻圖像數據的采集、處理、顯示，實(shí)現視頻圖像畫(huà)面分割器。

Cyclone III系列FPGA是Altera公司的低功耗、高性能和低成本的可編程邏輯器件，具有獨特的低功耗體系結構，以非常低的成本提供豐富的存儲器和專(zhuān)用乘法器資源。在視頻和圖像處理等高強度算法應用中，這些特性使該FPGA成為ASSP、ASIC以及分立數字信號處理器的理想替代方案。

1.1 硬件結構設計

整個(gè)系統主要由DVI接口電路、DVI信號解碼電路、FPGA及其配置電路、DDR2 SDRAM數據存儲電路及DVI信號編碼電路組成，系統結構框圖如圖1所示。

從圖1中可以看出，從DVI接口接收到DVI信號后通過(guò)解碼芯片SiI1161進(jìn)行解碼，轉換成并行的數字信號，然后進(jìn)入FPGA對四路視頻信號進(jìn)行提取、存儲、合成等功能，進(jìn)行處理后的數據通過(guò)編碼芯片SiI164再轉換為DVI視頻信號，就可以接到顯示器上顯示了。

1.2 軟件結構設計

系統的軟件設計是系統功能實(shí)現的關(guān)鍵。在系統的硬件平臺的基礎上，通過(guò)對FPGA編程實(shí)現對視頻解碼芯片輸出的實(shí)時(shí)數字視頻數據接收，并根據畫(huà)面合成需要，對有效視頻圖像數據進(jìn)行提取和存儲，然后將各路視頻數據合成一路輸出到顯示器。系統實(shí)現功能的系統框圖如圖2所示。

以下重點(diǎn)介紹一下視頻信號的提取和合成。

1.2.1 提取模塊設計

1)圖像提取原理

視頻畫(huà)面盡管看起來(lái)好像是連續運動(dòng)的，其實(shí)那是一系列靜止的圖像，這些圖像切換得足夠快，使得畫(huà)面看起來(lái)像是連續運動(dòng)的，如圖3所示。一種稱(chēng)為場(chǎng)同步(vertical sync)的特定時(shí)序信息被用于指定新圖像從什么時(shí)候開(kāi)始顯示;每張靜止圖像是由掃描線(xiàn)(scan line)組成的，即沿著(zhù)顯示器從上到下、一行接著(zhù)一行進(jìn)行顯示的數據線(xiàn)，另一種稱(chēng)為行同步(horizontal sync)的時(shí)序信息用于指定新掃描線(xiàn)什么時(shí)候開(kāi)始顯示。

行同步和場(chǎng)同步信息通常通過(guò)以下3種方式之一進(jìn)行傳輸：

①單獨的行同步和場(chǎng)同步信號;

②單獨的復合同步信號;

③嵌入視頻信號的復合同步信號。

本系統采用的是數字視頻，采用的是技術(shù)①。

DV支持超過(guò)1 600×1 200的PC圖形分辨率和包括720p、1 080 i和1 080 p的HDTV分辨率，本設計采用的輸入分辨率為1 280×720/60 Hz，像素時(shí)鐘為74.25 MHz。DVI信號經(jīng)SiI1161解碼后得到帶像素時(shí)鐘的24位并行R、G、B數字信號及H、V、DE信號，它們之間的相互關(guān)系如圖4所示。

其中，當DE為1時(shí)，處理有效視頻，當DE為0時(shí)，處理HSYNC和VSYNC信號。SiI1161輸出的數字視頻信號一幀由750行視頻數據組成，每一場(chǎng)有效視頻行為720行，每一行又有1 650個(gè)像素，其中有效像素有1 280個(gè)，這些是在視頻圖像合成過(guò)程中要用到的數據，每一個(gè)像素都包含R、G、B 3種信號。

本設計根據H、V、DE信號對有效視頻數據進(jìn)行定位，并根據圖像合成的需要把所需的有效視頻數據提取出來(lái)。在實(shí)現的過(guò)程中利用狀態(tài)機來(lái)判斷有效視頻數據，如圖5所示。

狀態(tài)機缺省狀態(tài)為idle狀態(tài)。先在idle狀態(tài)檢測場(chǎng)信號由高變低，進(jìn)入有效數據行，再判斷H與DE的高低狀態(tài)，進(jìn)而檢測到有效視頻數據，當H由高變低，DE為高的這段視頻數據則為有效視頻數據。這樣則可以根據視頻圖像合成的需要對視頻數據進(jìn)行選擇提取。

2)圖像提取模塊設計

基于上述有效視頻數據的提取原理可以提取任何一個(gè)數據行或任何一個(gè)象素，由于不同的圖像合成需要提取的有效視頻數是不同的。本設計為四畫(huà)面分割，需要對每一路輸入信號進(jìn)行1/4壓縮，即需要對有效數據進(jìn)行隔行隔點(diǎn)提取。有效視頻數據提取程序框圖如圖6所示。