解析PCB Layout中的專(zhuān)業(yè)走線(xiàn)策略

布線(xiàn)(Layout)是PCB設計工程師最基本的工作技能之一。走線(xiàn)的好壞將直接影響到整個(gè)系統的性能，大多數高速的設計理論也要最終經(jīng)過(guò) Layout得以實(shí)現并驗證，由此可見(jiàn)，布線(xiàn)在高速PCB設計中是至關(guān)重要的。下面將針對實(shí)際布線(xiàn)中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu) 化的走線(xiàn)策略。主要從直角走線(xiàn)，差分走線(xiàn)，蛇形線(xiàn)等三個(gè)方面來(lái)闡述。

1、直角走線(xiàn)

直角走線(xiàn)一般是PCB布線(xiàn)中要求盡量避免的情況，也幾乎成為衡量布線(xiàn)好壞的標準之一，那么直角走線(xiàn)究竟會(huì )對信號傳輸產(chǎn)生多大的影響呢?從原理上說(shuō)，直角走線(xiàn)會(huì )使傳輸線(xiàn)的線(xiàn)寬發(fā)生變化，造成阻抗的不連續。其實(shí)不光是直角走線(xiàn)，頓角，銳角走線(xiàn)都可能會(huì )造成阻抗變化的情況。

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直角走線(xiàn)的對信號的影響就是主要體現在三個(gè)方面：一是拐角可以等效為傳輸線(xiàn)上的容性負載，減緩上升時(shí)間;二是阻抗不連續會(huì )造成信號的反射;三是直角尖端產(chǎn)生的EMI。

傳輸線(xiàn)的直角帶來(lái)的寄生電容可以由下面這個(gè)經(jīng)驗公式來(lái)計算：

C=61W(Er)[size=1]1/2[/size]/Z0

在 上式中，C就是指拐角的等效電容(單位：pF)，W指走線(xiàn)的寬度(單位：inch)，εr指介質(zhì)的介電常數，Z0就是傳輸線(xiàn)的特征阻抗。舉個(gè)例子，對于一 個(gè)4Mils的50歐姆傳輸線(xiàn)(εr為4.3)來(lái)說(shuō)，一個(gè)直角帶來(lái)的電容量大概為0.0101pF，進(jìn)而可以估算由此引起的上升時(shí)間變化量：

T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps

通過(guò)計算可以看出，直角走線(xiàn)帶來(lái)的電容效應是極其微小的。

由于直角走線(xiàn)的線(xiàn)寬增加，該處的阻抗將減小，于是會(huì )產(chǎn)生一定的信號反射現象，我們可以根據傳輸線(xiàn)章節中提到的阻抗計算公式來(lái)算出線(xiàn)寬增加后的等效阻抗，然后根據經(jīng)驗公式計算反射系數：

ρ= (Zs-Z0)/(Zs+Z0)，一般直角走線(xiàn)導致的阻抗變化在7%-20%之間，因而反射系數最大為0.1左右。而且，從下圖可以看到，在W/2線(xiàn)長(cháng)的 時(shí)間內傳輸線(xiàn)阻抗變化到最小，再經(jīng)過(guò)W/2時(shí)間又恢復到正常的阻抗，整個(gè)發(fā)生阻抗變化的時(shí)間極短，往往在10ps之內，這樣快而且微小的變化對一般的信號 傳輸來(lái)說(shuō)幾乎是可以忽略的。

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很多人對直角走線(xiàn)都有這樣的理解，認為尖端容易發(fā)射或接收電磁波，產(chǎn)生EMI，這也成為許多人認為不能直角走線(xiàn)的理由之一。然而很多實(shí)際測試的結果顯示，直角走線(xiàn)并不會(huì )比直線(xiàn)產(chǎn)生很明顯的EMI。也許目前的儀器性能，測試水平制約了測試的精確性，但至少說(shuō)明了一個(gè)問(wèn)題，直角走線(xiàn)的輻射已經(jīng)小于儀器本身的測量誤差。

總 的說(shuō)來(lái)，直角走線(xiàn)并不是想象中的那么可怕。至少在GHz以下的應用中，其產(chǎn)生的任何諸如電容，反射，EMI等效應在TDR測試中幾乎體現不出來(lái)，高速 PCB設計工程師的重點(diǎn)還是應該放在布局，電源/地設計，走線(xiàn)設計，過(guò)孔等其他方面。當然，盡管直角走線(xiàn)帶來(lái)的影響不是很?chē)乐?，但并不是說(shuō)我們以后都可以 走直角線(xiàn)，注意細節是每個(gè)優(yōu)秀工程師必備的基本素質(zhì)，而且，隨著(zhù)數字電路的飛速發(fā)展，PCB工程師處理的信號頻率也會(huì )不斷提高，到10GHz以上的RF設 計領(lǐng)域，這些小小的直角都可能成為高速問(wèn)題的重點(diǎn)對象。

2、差分走線(xiàn)

差分信號(Differential Signal)在高速電路設計中的應用越來(lái)越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結構設計，什么另它這么倍受青睞呢?在PCB設計中又如何能保證其良好的性能呢?帶著(zhù)這兩個(gè)問(wèn)題，我們進(jìn)行下一部分的討論。

何為差分信號?通俗地說(shuō)，就是驅動(dòng)端發(fā)送兩個(gè)等值、反相的信號，接收端通過(guò)比較這兩個(gè)電壓的差值來(lái)判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線(xiàn)就稱(chēng)為差分走線(xiàn)。

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差分信號和普通的單端信號走線(xiàn)相比，最明顯的優(yōu)勢體現在以下三個(gè)方面：

a.抗干擾能力強，因為兩根差分走線(xiàn)之間的耦合很好，當外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線(xiàn)上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場(chǎng)可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

c. 時(shí)序定位精確，由于差分信號的開(kāi)關(guān)變化是位于兩個(gè)信號的交點(diǎn)，而不像普通單端信號依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤 差，同時(shí)也更適合于低幅度信號的電路。目前流行的LVDS(low voltage differential signaling)就是指這種小振幅差分信號技術(shù)。