時(shí)鐘芯片的低功耗設計研究

　　時(shí)鐘芯片廣泛地應用于各種需要記錄特定時(shí)間的設備中。對于便攜式設備，時(shí)鐘芯片的功耗對維持整個(gè)系統的正常時(shí)間記錄是非常重要的。芯片具有較低的功耗，可以滿(mǎn)足更長(cháng)的工作時(shí)間要求。在嵌入式系統中，時(shí)鐘芯片是工作頻率較高的電路，降低其功耗，對于整個(gè)系統的功耗降低有著(zhù)顯著(zhù)的作用。

　　在低功耗ASIC設計中，前端的邏輯設計和后端的物理設計結合得越來(lái)越密切。系統的低功耗設計必須從設計的各個(gè)層次上加以考慮，以實(shí)現整體優(yōu)化設計。在前端邏輯設計中，從分析功耗物理特性入手，進(jìn)行功耗估計，為低功耗的整體設計提供理論依據，然后在后端的電路實(shí)現上加以控制，這樣就可以更好地達到降低芯片功耗的目的。而且還可以降低設計成本，縮短設計周期。

　　本文采用自頂而目的設計原則，從體系結構到電路實(shí)現上分層次探討了時(shí)鐘芯片的功耗來(lái)源，并采取相應的控制手段實(shí)現芯片的低功耗設計。

　　1 時(shí)鐘電路功耗分析

　　1.1 CMOS電路功耗分析

　　對于CMOS集成電路，影響功耗的因素主要包括三個(gè)部門(mén)：動(dòng)態(tài)功耗、短路功耗和靜態(tài)功耗。由于動(dòng)態(tài)功耗占CMOS電路總功耗的80%以上，因此在功耗設計上主要考慮如何降低這部分功耗。

　　動(dòng)態(tài)功耗Pd可用下式表示：

　　Pd=C L V DD2f0→1 （1）

　　式中，CL為輸出節點(diǎn)的總負載電容；VDD為工作電壓，也是CMOS電路的邏輯擺幅；f0→1為開(kāi)關(guān)活性因子。下面就來(lái)分析與時(shí)鐘芯片功耗設計密切相關(guān)的兩個(gè)因素。

　　1.1.1 功耗與工作電壓VDD的關(guān)系

　　從（1）式中可以看出，降低工作電壓會(huì )使功耗呈平方律下降，因此絕大多數低功耗設計都首先考慮采用盡可能低的工作電壓。但對于確定的工藝，如果電源電壓過(guò)低，將會(huì )導致電路性能下降。當電源電壓降低到接近PMOS和NMOS晶體管的閾值電壓值之和時(shí)，延遲時(shí)間急劇增大，器件的工作速度下降，功耗反而增加。

　　1.1.2 功耗與開(kāi)關(guān)活性因子f0→1的關(guān)系

　　對于CMOS邏輯器件，只有當輸出節點(diǎn)出現0到1的邏輯轉換時(shí)，才從電源吸引能量。因此影響開(kāi)關(guān)活性因子的因素有兩個(gè)，一個(gè)是輸入信號變化頻率，另一個(gè)是電路的邏輯類(lèi)型、所實(shí)現的功能和整個(gè)網(wǎng)絡(luò )的拓撲結構。對于開(kāi)關(guān)活性因子？0→1，可用下式表示：

　　f0→1=P 0→1 f （2）

　　式中，P0→1是器件開(kāi)關(guān)的概率，即輸入從0到1發(fā)生轉變的概率，它和組成電路的邏輯類(lèi)型有關(guān)。f為輸入信號變化的頻率，即器件工作頻率。由（2）式可知，器件的開(kāi)關(guān)概率P0→1和工作頻率f與動(dòng)態(tài)功耗成正比。

　　此外，COMS門(mén)的充電時(shí)間和節點(diǎn)負載電容等都是影響功耗的因素，需要在電路的具體實(shí)現中加以控制。

　　1.2 時(shí)鐘電路低功耗分析

　　1.2μmCMOS電路的標準工作電壓為5V，這對于工作頻率較高的電路而言，功耗是非常大的。為降低芯片的整體功耗，考慮在開(kāi)關(guān)活性因子較高的電路上采用低于給定工作電壓的設計。由時(shí)鐘芯片的工作原理可知，時(shí)鐘信號發(fā)生器是整個(gè)芯片中工作頻率最高的電路，它包括振蕩電路和分頻電路兩部分。其中，振蕩電路的工作頻率與外接晶振的頻率相同，器件開(kāi)關(guān)因子最高，功耗最大。如果能夠降低這部門(mén)MOS器件的工作電壓，合理地設計主要功耗元件的特性參數，降低工作電流，就可以有效地降低功耗；分頻電路，尤其是工作在前面幾級的分頻電路，器件的開(kāi)關(guān)活性因子也很高。因此在分頻電路中，同樣采用降低工作電壓的方法來(lái)降低功耗。通過(guò)電路功能分析可知，前面1:8分頻的電路的工作頻率是最高的，這部分電路的功耗占整個(gè)分頻電路總功耗的80%左右，因此低功耗設計應以降低這部分電路的功耗為目標。

　　2 低功耗時(shí)鐘信號發(fā)生器電路設計

　　低功耗時(shí)鐘信號發(fā)生器總體設計電路圖如圖1所示。

　　2.1 振蕩電路低功耗設計

　　振蕩電路是由晶振、電容C0、C1、反向器及電阻R1構成，其中反向器與電阻R1組成包饋網(wǎng)絡(luò )，X0、X1兩個(gè)引腳用來(lái)外接晶振，如圖2所示。由于反向器的工作頻率和晶振的工作頻率相同，而且反向器的開(kāi)關(guān)概率為1，因為它是主要的功耗元件。在進(jìn)行低功耗設計時(shí)，首先應考慮采用較低的工作電壓，并保證在這個(gè)電壓下，使器件的平均工作電流盡可能地小、RC網(wǎng)絡(luò )的充放電時(shí)間盡可能地短。

　　對CMOS器件，根據其傳輸特性，在飽和區有：

　　式中，Vov是電壓裕量，它表示柵源電壓V GS與閾值電壓VT相比高出的部分;k“是跨導參數，與遷移率成正比；I D為漏電流；W/L為器件寬長(cháng)比。

　　當反向器的工作電壓較低時(shí)，要使之具有好的電壓傳輸特性，就要在V OV較小的情況下，盡量選擇較大的寬長(cháng)比W/L和較小的漏電流ID。因此，對MOS管的結構參數以及工作電流進(jìn)行控制，使之在采用較低的工作電壓時(shí)也能滿(mǎn)足所要求的工作頻率，這是實(shí)現低功耗振蕩器設計的關(guān)鍵。值得注意的是，雖然當閾值電壓和工作電壓一起減小時(shí)，電路的功耗顯著(zhù)降低，但由于閾值電壓的值與工藝參數有關(guān)，當閾值電壓減小到一定程度時(shí)，能量又隨閾值電壓的減小而增加。從上面分析中可以看出，在振蕩電路工作電壓的選擇上，由于要考慮所采用的工藝以及器件的工作速度，因此不能一味地追求很低的工作電壓，要對整個(gè)電路功能的實(shí)現做全面考慮。

　　振蕩器的基本是Pierce模型。在工作電壓較低的時(shí)候，要選擇合理的寬長(cháng)比W/L為滿(mǎn)足閾值電壓的要求，但由（4）式可知，寬長(cháng)比W/L與工作電流ID成正比。寬長(cháng)比W/L的增加，又帶來(lái)了兩方面問(wèn)題，即工作電流ID的增大和管子尺寸增加。為了減小ID，在NMOS管和PMOS管兩端應各接一個(gè)有源電阻（M2、M3）來(lái)對工作電流進(jìn)行分流；另一方面，管子尺寸的增加，使得擴散電容和負載電容CL也增加了，這會(huì )導致電路充放電時(shí)間增加，引起額外功耗。因此，對寬長(cháng)比W/L的選擇是決定振蕩電路功耗的一個(gè)關(guān)鍵參數。具體電路參見(jiàn)圖2。

　　為了觀(guān)察振蕩電路的輸出特性是否滿(mǎn)足低功耗設計要求，用Spectres軟件作了仿真。從圖3的仿真結果可以看出，當V dd1=1.8V、晶振頻率為32.768kHz時(shí)，輸出滿(mǎn)足系統要求。

　　2.2 分頻電路低功耗設計

　　為了滿(mǎn)足時(shí)鐘模塊的輸入要求，采用多級分頻電路對來(lái)自振蕩電路的高頻信號進(jìn)行分頻處理。由于分頻電路的分頻級數較多，而且每一級分頻電路的工作頻率是以倍數等比下降的，因此，因此分頻電路工作電壓的設計應用考慮各級之間的輸入和輸出的關(guān)系?？梢詫⒎诸l電路分為兩部分，前三級為高頻部分，采用較低的工作電壓，然后加一個(gè)電平轉換器，把