加入技術(shù)交流群
1 任務(wù)背景
SDRAM具有大容量和高速的優(yōu)點(diǎn)，目前其存取速度可以達到100～133MHz，單片容量可以達到64Mbit或更高，因此在需要高速、大容量存儲器的系統中得到廣泛應用，如應用在目前的計算機內存中。但是SDRAM的控制比較復雜，其接口不能直接與目前廣泛應用的普通微處理器如MCS-51系列、Motorola 68000系列連接，這樣就限制了SDRAM在微處理器系統中的應用。
我們的任務(wù)是設計一個(gè)通用微處理器，它要具有語(yǔ)音、數據、圖像等多種處理功能，并具有RS232、USB等多種接口，另外由于多個(gè)通道的數據都需要進(jìn)行緩存和處理，因此高速大容量的緩存是此系統必須的，所以選用了SDRAM作為緩存器件。來(lái)自多個(gè)輸入通道的數據在采集后需要暫時(shí)存儲在SDRAM中，處理后的數據也需要存儲在SDRAM中，再輸出到輸出通道中。在SDRAM與多個(gè)輸入輸出通道之間，采用多個(gè)雙口RAM作為接口器件。輸入通道采集的數據首先存儲在雙口RAM中，采集滿(mǎn)后，通過(guò)若干條指令將RAM中的數據轉移到SDRAM中的一定位置中，將SDRAM中的數據轉移到RAM中也只需要若干條指令來(lái)完成。這樣通過(guò)幾條指令來(lái)設置RAM起始地址、SDRAM起始地址、傳送數據長(cháng)度、傳送數據方向之后，SDRAM與RAM之間數據傳送就完全可以通過(guò)硬件實(shí)現，不必占用微處理器的指令時(shí)間。
2 SDRAM簡(jiǎn)介
SDRAM具有多種工作模式，內部操作是一個(gè)非常復雜的狀態(tài)機。SDRAM的管腳分為以下幾類(lèi)：
(1)控制信號：包括片選、時(shí)鐘、時(shí)鐘有效、行/列地址選擇、讀寫(xiě)選擇、數據有效;
(2)地址：時(shí)分復用管腳，根據行/列地址選擇管腳控制輸入地址為行地址或列地址;
(3)數據：雙向管腳，受數據有效控制;根據控制信號和地址輸入，SDRAM包括多種輸入命令：① 模式寄存器設置命令;② 激活命令;③ 預充命令;④寫(xiě)命令;⑤ 讀命令;⑥自動(dòng)刷新命令;⑦ 自我刷新命令;⑧突發(fā)停止命令;⑨ 空操作命令。
根據輸入命令，SDRAM狀態(tài)在內部狀態(tài)間轉移。內部狀態(tài)包括：①模式寄存器設置狀態(tài);②激活狀態(tài);③預充狀態(tài);④寫(xiě)狀態(tài);⑤讀狀態(tài);⑥自動(dòng)刷新?tīng)顟B(tài);⑦自我刷新?tīng)顟B(tài);⑧節電狀態(tài)。
3 SDRAM接口狀態(tài)機設計
根據系統的要求，采用固定型號SDRAM，我們對SDRAM的操作進(jìn)行了以下簡(jiǎn)化：
(1)存取模式，只采用突發(fā)讀寫(xiě)數據模式，固定突發(fā)數據長(cháng)度為2;
(2)DRAM讀命令輸入到數據輸出延時(shí)時(shí)鐘周期為2;
(3)不采用自動(dòng)刷新模式;
(4)DRAM的初始化、節電模式由微處理器控制;
(5)DRAM為16位數據總線(xiàn)，RAM為32位數據總線(xiàn)，SDRAM進(jìn)行一次突發(fā)操作，RAM進(jìn)行一次讀寫(xiě)操作，以實(shí)現速度匹配;
(6)DRAM和RAM讀寫(xiě)地址采用遞增模式，連續變化。
簡(jiǎn)化的SDRAM接口狀態(tài)轉移圖如圖1所示。其中，初始化、自我刷新、電源關(guān)斷、讀操作、寫(xiě)操作、預充等狀態(tài)又分別各由一組子狀態(tài)組成。 
為充分利用SDRAM的高速存取特性，讀、寫(xiě)時(shí)序必須仔細設計，應基本可以實(shí)現每個(gè)時(shí)鐘周期進(jìn)行一次數據存取。
3.1 SDRAM讀操作時(shí)序設計
當數據轉移方向為從SDRAM到雙口RAM時(shí)，如果SDRAM讀操作行地址未發(fā)生變化，可以滿(mǎn)足每時(shí)鐘周期輸出一次數據的高速操作。但是當SDRAM行地址發(fā)生變化時(shí)，必須返回預充狀態(tài)，由于從SDRAM的讀命令輸入到SDRAM數據輸出之間有2個(gè)時(shí)鐘周期的延時(shí)，所以判斷下一讀操作的行地址是否發(fā)生變化必須提前兩個(gè)周期判斷。讀操作部分的狀態(tài)轉移圖如圖2所示。
3.2 SDRAM寫(xiě)操作時(shí)序設計
當數據轉移方向為從雙口RAM到SDRAM時(shí)，如果SDRAM寫(xiě)操作行地址未發(fā)生變化，可以滿(mǎn)足每時(shí)鐘周期寫(xiě)入一次數據的高速操作。但是當SDRAM行地址發(fā)生變化時(shí)，必須返回預充狀態(tài)，由于從SDRAM的寫(xiě)命令輸入到SDRAM數據輸入之間沒(méi)有延時(shí)，所以判斷下一寫(xiě)操作的行地址是否發(fā)生變化無(wú)需提前判斷，因此寫(xiě)操作狀態(tài)轉移圖比讀操作部分簡(jiǎn)單。寫(xiě)操作部分的狀態(tài)轉移圖如圖3所示。 
在所設計的讀、寫(xiě)操作時(shí)序中，SDRAM地址、數據、控制信號和RAM部分的地址、數據、讀寫(xiě)控制信號均由有限狀態(tài)機產(chǎn)生，因此在狀態(tài)轉移過(guò)程中還必須仔細考慮RAM部分輸出控制信號的時(shí)序關(guān)系。
4 VHDL實(shí)現
硬件描述語(yǔ)言VHDL(Very=High Speed IC Hardware Description Language)是一種應用于電路設計的高層次描述語(yǔ)言，具有行為級、寄存器傳輸級和門(mén)級等多層次描述，并且具有簡(jiǎn)單、易讀、易修改和與工藝無(wú)關(guān)等優(yōu)點(diǎn)。目前VHDL語(yǔ)言已經(jīng)得到多種EDA工具的支持，綜合工具得到迅速發(fā)展，VHDL語(yǔ)言的行為級綜合也已經(jīng)得到支持和實(shí)現，因此利用VHDL語(yǔ)言進(jìn)行電路設計可以節約開(kāi)發(fā)成本，縮短周期。在VHDL語(yǔ)言輸入中也有多種形式，例如可以支持直接由狀態(tài)轉移圖生成VHDL語(yǔ)言。因此在設計SDRAM狀態(tài)轉移圖后，可以直接產(chǎn)生VHDL程序，在功能仿真正確后，可以進(jìn)行綜合、FPGA布局布線(xiàn)和后仿真。
以上介紹了一種應用于通用微處理器系統中的SDRAM與雙口RAM之間的數據轉移接口控制電路，由VHDL語(yǔ)言設計，用Xilinx公司4000系列FPGA實(shí)現，目前該電路硬件實(shí)現和微處理器系統已經(jīng)通過(guò)驗證，證明可將SDRAM作為高速、大容量存儲器應用在簡(jiǎn)單電子系統中。
評論