采用FPGA設計SDH光傳輸系統設備時(shí)鐘

　　系統時(shí)鐘工作在自由振蕩模式時(shí)，由高頻時(shí)鐘直接自由分頻得到系統時(shí)鐘。

　　根據ITU-T G.813建議要求，SEC帶寬較窄（-3db帶寬在1～10Hz內）。在邏輯濾波器模塊，采用FPGA內部的數字邏輯實(shí)現二階線(xiàn)性濾波器，滿(mǎn)足了SEC噪聲傳遞特性的要求。為了靈活應用，濾波器的環(huán)路帶寬可以通過(guò)微處理器接口進(jìn)行靈活調整。當參考源切換時(shí)，通過(guò)濾波器的平滑設計，保證了頻率控制字緩慢變化，可靠地實(shí)現了參考源的平滑切換。

　　數控時(shí)鐘產(chǎn)生器模塊由高頻時(shí)鐘在頻率控制字的作用下進(jìn)行受控分頻得到。為了減小數控時(shí)鐘產(chǎn)生器輸出時(shí)鐘在受控分頻過(guò)程中產(chǎn)生的數字相位噪聲，TSP8500芯片設計時(shí)采用了獨特的“微小相位調整技術(shù)”，使數控時(shí)鐘產(chǎn)生器輸出時(shí)鐘的Cycle-Cycle抖動(dòng)僅0.4ns。

　　SEC一般都采用主備備份設計。由于SEC本身的帶寬較窄，俘獲速度較慢，當主備SEC跟蹤同一路參考源時(shí)，無(wú)法時(shí)刻保持主備SEC相位同步。設計中增加了主備互鎖模塊，保證了主備相位的快速同步。主備互鎖模塊也由ADPLL實(shí)現，但其環(huán)路帶寬設計的較寬，俘獲速度很快，足以保證主備相位準確同步。SEC工作在主模式時(shí)，主備互鎖模塊直接鎖定本板的全數字鎖相環(huán)ADPLL輸出的時(shí)鐘；而當SEC工作在備模式時(shí)，主備互鎖模塊鎖定對板送來(lái)的系統時(shí)鐘RDSYSCLK。

　　主備互鎖模塊輸出的時(shí)鐘，仍然有0.4ns的相位抖動(dòng)。在這里通過(guò)FPGA自帶的PLL（鎖相環(huán)2）進(jìn)行相位平滑。

　　主板的系統幀頭直接由主板的38.88MHz時(shí)鐘自由分頻得到。而備板的系統幀頭，則由本板的系統時(shí)鐘在主板送來(lái)的同步幀頭受控下分頻產(chǎn)生。由于主備系統時(shí)鐘的相位同步了，所以保證了系統幀頭的相位同步。

　　1.2 外同步時(shí)鐘的設計實(shí)現

　　芯片輸出的外同步時(shí)鐘ext_clk_out由一路ADPLL實(shí)現。

　　外同步時(shí)鐘可以從輸入時(shí)鐘或系統時(shí)鐘中任選一路作為參考時(shí)鐘進(jìn)行跟蹤；通過(guò)微處理器接口進(jìn)行選源。

　　外同步時(shí)鐘環(huán)路的濾波設計，也由FPGA內部的數字邏輯直接實(shí)現，但是環(huán)路帶寬設計得比較寬。當進(jìn)行參考源切換時(shí)，ADPLL會(huì )短暫地進(jìn)入保持工作模式，保證了輸出時(shí)鐘的穩定。

　　由于外時(shí)鐘頻率為2.048MHz，不能由311.04MHz時(shí)鐘整數分頻得到，所以數控時(shí)鐘產(chǎn)生器模塊采用了小數受控分頻設計。由于采用了小數分頻，數控時(shí)鐘產(chǎn)生器輸出的外同步時(shí)鐘的相位抖動(dòng)為0.8ns。

　　鑒于FPGA的PLL資源限制，外同步時(shí)鐘沒(méi)有采用APLL進(jìn)行濾抖，而是直接由數控時(shí)鐘產(chǎn)生器輸出。但是輸出時(shí)鐘的相位抖動(dòng)也遠遠能夠滿(mǎn)足小于0.05UI的要求。

　　2 輸出時(shí)鐘的性能指標測試

　　對TSP8500芯片輸出的系統時(shí)鐘和外同步時(shí)鐘的各項指標進(jìn)行了測試。下面主要給出時(shí)鐘的抖動(dòng)特性以及鎖定模式下SEC的相位漂移特性和保持模式下SEC的相位漂移特性。

　　2.1 輸出時(shí)鐘抖動(dòng)特性

　　將高速示波器設置為“長(cháng)余暉”模式，測試TSP8500輸出的系統時(shí)鐘sysclkout和外同步時(shí)鐘ext_clkout的信號波形，得到輸出時(shí)鐘的P-P抖動(dòng)特性。其中sysclkout時(shí)鐘的P-P抖動(dòng)小于100ps；ext_clkout時(shí)鐘的P-P抖動(dòng)小于2ns。

　　2.2 SEC的相位漂移特性

　　測試方法如圖2所示。