采用FPGA設計SDH光傳輸系統設備時(shí)鐘

　　SDH設備時(shí)鐘(SEC)是SDH光傳輸系統的重要組成部分，是SDH設備構建同步網(wǎng)的基礎，也是同步數字體系(SDH)可靠工作的前提。SEC的核心部件由鎖相環(huán)構成。網(wǎng)元通過(guò)鎖相環(huán)跟蹤同步定時(shí)基準，并通過(guò)鎖相環(huán)的濾波特性對基準時(shí)鐘在傳輸過(guò)程中產(chǎn)生的抖動(dòng)和漂移進(jìn)行過(guò)濾。而當基準源不可用時(shí)，則由SEC提供本地的定時(shí)基準信息，實(shí)現高質(zhì)量的時(shí)鐘輸出。

　　SEC需要滿(mǎn)足ITU-T G.813建議[1]中的相關(guān)指標要求。SEC可以工作在自由振蕩、跟蹤、保持三種模式下，并且能夠在三種模式之間進(jìn)行平滑切換。由于ITU-T G.813建議規定的SEC帶寬較窄（-3db帶寬在1～10Hz內），且需要在三種工作模式下輸出穩定的時(shí)鐘，同時(shí)還要保證在三種模式切換過(guò)程中輸出時(shí)鐘穩定（即平滑切換），采用模擬鎖相環(huán)（APLL）很難實(shí)現。因此一般采用數字鎖相環(huán)（DPLL）實(shí)現SEC[2]；也有許多芯片廠(chǎng)商直接采用單片集成電路芯片實(shí)現SEC，如SEMTECH公司的ACS8520[3]等。

　　本文介紹一種采用單片現場(chǎng)可編程門(mén)陣列(FPGA)芯片實(shí)現SEC功能的方案，在此將用FPGA設計的SEC功能芯片命名為TSP8500。

　　1 TSP8500芯片內部結構及設計原理

　　TSP8500芯片采用Altera公司的EP2C5T144-8 FPGA實(shí)現。芯片的內部結構框圖如圖1所示。

　　TSP8500提供兩類(lèi)時(shí)鐘輸出接口：①給SDH網(wǎng)元系統中各功能模塊提供38.88MHz系統時(shí)鐘sysclkout和2kHz系統幀頭信號sysfpout；②給其他網(wǎng)元設備提供2.048MHz的外同步輸出基準時(shí)鐘ext_clk_out。

　　該芯片需要外部輸入一路19.44MHz的本地時(shí)鐘，通過(guò)FPGA的內部PLL(鎖相環(huán)1)倍頻后得到311.04MHz高速時(shí)鐘，作為芯片內部數字鎖相環(huán)的工作時(shí)鐘。當所有參考源丟失時(shí)，為保證SEC仍然能夠輸出高質(zhì)量的時(shí)鐘，本地時(shí)鐘一般采用高穩定度的溫補晶振(TCXO)或者恒溫晶振（OCXO）提供。

　　該芯片還提供微處理器接口，用于各數字鎖相環(huán)的參考源選擇、工作模式的設置以及芯片內部工作狀態(tài)的查詢(xún)。

　　1.1 系統時(shí)鐘的設計實(shí)現

　　從圖1可以看出，芯片輸出的系統時(shí)鐘sysclkout，主要由一路全數字鎖相環(huán)（ADPLL）[4]、主備互鎖模塊（實(shí)際上也是一路ADPLL）和FPGA的內部PLL (鎖相環(huán)2)共同完成。

　　該芯片可以從輸入時(shí)鐘中任選1路作為參考時(shí)鐘進(jìn)行跟蹤。應用該芯片時(shí)，用戶(hù)通過(guò)微處理器接口設置參考源的優(yōu)先級表（Priority table）后，芯片便可根據參考源的質(zhì)量等級自動(dòng)選擇最優(yōu)的參考源進(jìn)行鎖相跟蹤。

　　在TSP8500芯片中設計的ADPLL和其他類(lèi)型的鎖相環(huán)結構基本一致，主要由鑒相器、邏輯濾波器和數控時(shí)鐘產(chǎn)生器三部分組成。SEC要求在保持模式下仍然能夠輸出高質(zhì)量的時(shí)鐘，所以在用于產(chǎn)生系統時(shí)鐘的ADPLL中，增加了保持數據模塊。

　　系統時(shí)鐘工作在跟蹤模式時(shí)，通過(guò)ADPLL環(huán)路實(shí)現輸出系統時(shí)鐘和參考時(shí)鐘的同步。同時(shí)，將頻率控制字數據保存在FPGA內部自帶的RAM中（即圖1中的保持數據模塊）。當所有參考源丟失時(shí)，SEC進(jìn)入保持工作模式，芯片將保持數據模塊中保存的頻率數據按先進(jìn)后出的方式取出，對數控時(shí)鐘產(chǎn)生器進(jìn)行控制，保證了系統時(shí)鐘在保持模式下仍然能夠輸出高質(zhì)量的時(shí)鐘。