一種基于FPGA的自適應譜線(xiàn)增強系統的設計

　　3.1 TLC5510的控制

　　TLC5510是8位高速模數轉換器，以流水線(xiàn)的工作方式進(jìn)行采樣，在每一個(gè)時(shí)鐘周期啟動(dòng)1次采樣、完成1次采樣，采樣在時(shí)鐘下降沿進(jìn)行，經(jīng)過(guò)2.5個(gè)時(shí)鐘周期后輸出轉換結果。設計中根據采樣時(shí)序，用狀態(tài)機來(lái)描述采樣控制過(guò)程，實(shí)現了采樣的控制。實(shí)現狀態(tài)交替的VHDL代碼如下：

　　實(shí)現采樣數據輸出的VHDL代碼如下：

　　3.2 采樣信號延遲

　　為了實(shí)現延時(shí)，FPGA片內開(kāi)辟了3個(gè)緩沖區，分別是輸入、時(shí)延、權值緩沖區。采樣后的數據首先存入片內數據緩存FIFO，進(jìn)入待命狀態(tài)。時(shí)延緩沖區實(shí)現△長(cháng)度的時(shí)延，權值緩沖區儲存權值。其中，時(shí)延緩沖區和輸入緩沖區地址是連續的。時(shí)延緩沖區的長(cháng)度由延遲△決定，輸入緩沖區和權值緩沖區的長(cháng)度由權值的維數決定。緩沖區的實(shí)現是在VHDL語(yǔ)言編寫(xiě)的程序中定義存儲數據的向量，這些數據向量的數據類(lèi)型定義如下：

　　其中：ARRAY_N1BIF定義的是濾波器參數向量的數據類(lèi)型；ARRAY_N1BIYX定義的延遲后信號向量的數據類(lèi)型；ARRAY_N1BIT定義的是輸入信號向量的數據類(lèi)型；ARRAY_N2BIT定義的是譜線(xiàn)增強后信號向量的數據類(lèi)型；W1是采樣數據的寬度，這里為8；Delay是延時(shí)長(cháng)度；L是濾波器階數。

　　3.3 LMS算法核心模塊

　　這是設計的核心部分也是設計中的難點(diǎn)。用FPGA實(shí)現復雜數字信號處理并不像DSP中那樣簡(jiǎn)單，需要考慮時(shí)序同步、數據寬度以及如何舍入。該設計采用16階自適應濾波器實(shí)現ALE，濾波器初始權值全部為0，按照式(3)的算法進(jìn)行迭代更新，算法實(shí)現中用到大量乘法運算。調用芯片內部嵌入的乘法器宏功能模塊lpm_mult使實(shí)現這些乘法運算更加快速、高效的方案。lpm_mult模塊輸入采樣的8位數據，因為在乘法運算中2個(gè)8位二進(jìn)制數相乘得到的結果是1個(gè)16位二進(jìn)制數，所以設計中將處理結果輸出為16位二進(jìn)制數。為了提高自適應濾波速度，設計中采用流水線(xiàn)的濾波器結構。流水線(xiàn)結構能夠顯著(zhù)地提高處理的速度，但是要消耗更多的硬件資源，特別是硬件乘法器，如果LMS FIR濾波器的長(cháng)的為L(cháng)則需要2L個(gè)通用乘法器。設計中L=16，片內有36個(gè)片內乘法器可以勝任處理要求。編譯結果顯示片內應用于LMS核心算法的其他資源消耗全部小于或等于總消耗的6％，其余資源可以用于片內的采樣、輸出等時(shí)序控制。LMS算法硬件實(shí)現的流水線(xiàn)結構框圖如圖5所示。