基于FPGA的仿真系統數據采集控制器IP核設計

　　4 仿真與驗證

　　本文選用Altera公司的Cyclone系列的EP1C12240C8器件，并在Quartus7.2環(huán)境下采用VHDL語(yǔ)言實(shí)現前述IP 核的方案設計。IP核設計完成后，利用SoPC Builder對其進(jìn)行功能仿真和時(shí)序分析。在仿真測試中，以按鍵模擬實(shí)際開(kāi)關(guān)動(dòng)作；以數碼顯示器數值變化模擬實(shí)際儀器儀表或傳感器動(dòng)作，分別對該IP核的發(fā)送和接收功能進(jìn)行仿真測試。

　　本IP核發(fā)送功能仿真測試所得波形如圖7所示。系統的時(shí)鐘允許信號ClockEna有效后，系統寄存器有效信號MemoEna及寄存器讀信號MemoRd相繼變?yōu)橛行?，系統在IP 核處理邏輯給出發(fā)送信號SdEna之后開(kāi)始發(fā)送寄存器中讀出的數據。在此過(guò)程中，不斷檢測發(fā)送完成信號DataEND及超時(shí)控制信號Timechip，如DataEND有效則停止發(fā)送，如前述兩信號同時(shí)有效或直到Timechip信號變?yōu)橛行?，則停止本次發(fā)送，向IP 核處理邏輯反饋重發(fā)信號Retry。同理，IP 核接收功能仿真測試所得波形如圖8所示。通過(guò)分析波形可以得出，IP 核處理過(guò)程與前述功能邏輯設計一致。

　　本文提出了一種數據采集與控制系統軟IP核的設計方案，對其采用VHDL語(yǔ)言描述實(shí)現，并進(jìn)行了功能仿真測試。經(jīng)測試證明，該方案能滿(mǎn)足設計要求，且成本較低，處理邏輯簡(jiǎn)單，可方便地移植到多種大型的工業(yè)模擬仿真系統中，應用前景廣泛。

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