基于FPGA的仿真系統數據采集控制器IP核設計

　　2 系統設計

　　基于前述數據采集控制過(guò)程，本IP核分發(fā)送數據和采集數據兩種處理機制進(jìn)行設計。相應地，將本IP核內部劃分為IP核控制邏輯模塊、數據模式轉換模塊、網(wǎng)絡(luò )通信模塊、寄存器模塊、總線(xiàn)模塊以及時(shí)鐘模塊六部分。其相互關(guān)系如圖3所示。

　　主要模塊功能及其特征描述如下：

　　(1)IP核控制邏輯模塊：負責整個(gè)IP核的控制與運行，當接收到主機發(fā)來(lái)的工作命令后，該模塊根據命令的種類(lèi)（發(fā)送數據或采集數據）向相應的模塊發(fā)送控制命令；出現異常時(shí)，本模塊根據事先定義好的規則對異常情況進(jìn)行處理；

　　(2)數據模式轉換模塊：該模塊在接收到IP核控制邏輯模塊發(fā)來(lái)的工作命令后，啟動(dòng)數字信號——模擬信號的轉換；

　　(3)網(wǎng)絡(luò )通信模塊：采用專(zhuān)用的快速以太網(wǎng)控制器，利用其內部集成的控制器及協(xié)議棧，可以方便地與前端模擬設備連接通信；同時(shí)利用其支持10/100 M全雙工傳輸模式的性能，實(shí)現快速收發(fā)數據的目的；

　　(4)寄存器模塊：包括寄存器訪(fǎng)問(wèn)和寄存器單元兩部分。寄存器訪(fǎng)問(wèn)部分的作用在于，當寄存器訪(fǎng)問(wèn)程序被IP核控制邏輯選中調用時(shí)，IP核控制邏輯可通過(guò)其對寄存器單元進(jìn)行讀或寫(xiě)操作訪(fǎng)問(wèn)；寄存器單元部分作為發(fā)送或采集機制流水線(xiàn)工作時(shí)，數據流動(dòng)的中間暫存介質(zhì)?；诒鞠到y的設計目標，選擇SDRAM作為寄存器單元的硬件支撐，因其讀寫(xiě)時(shí)序較復雜，需在本系統中集成專(zhuān)用的SDRAM控制器IP 核與其對接[5]；

　　(5)總線(xiàn)模塊：負責各模塊之間信息的傳輸，如提供Avalon接口供寄存器訪(fǎng)問(wèn)時(shí)使用，它使用Avalon必需的信號來(lái)訪(fǎng)問(wèn)寄存器，并支持任務(wù)邏輯傳輸類(lèi)型[6]；

　　(6)時(shí)鐘模塊：產(chǎn)生相應頻率的時(shí)鐘供給IP核，時(shí)鐘的頻率由系統時(shí)鐘頻率分頻所得。