一種基于FPGA的多時(shí)鐘片上網(wǎng)絡(luò )研究與設計

　　為了*估所設計的多時(shí)鐘架構的性能， 將利用所設計的路由器的VHDL 模型，模擬一個(gè)3×3Mesh 結構，在本身頻率下執行包裝產(chǎn)生的數據包。路由器的頻率值會(huì )在拓撲結構合成，布局和布線(xiàn)階段完成之后得出。對于不同的配置（資源的可用性、跨路由器的距離、bRAM/dRAM FIFO 的版本），路由器的頻率可以降低高達18％[6]。圖3 顯示了單一時(shí)鐘與多時(shí)鐘，在延時(shí)與注射速率關(guān)系中的曲線(xiàn)圖。在單一時(shí)鐘時(shí)，網(wǎng)絡(luò )的頻率為286MHz。而在多時(shí)鐘時(shí)， 頻率的范圍是從286MHz~357MHz。圖3 中，X 軸表示的注射率是在一個(gè)周期內每個(gè)節點(diǎn)注入flit 的數量。Y 軸曲線(xiàn)測量的是每個(gè)實(shí)例中數據包的平均延時(shí)?？梢钥闯?，所提出的多時(shí)鐘片上網(wǎng)絡(luò )相比單一時(shí)鐘片上網(wǎng)絡(luò )的性能顯著(zhù)增加。

　　4 結語(yǔ)

　　本文介紹了一個(gè)基于FPGA 的高效率多時(shí)鐘的虛擬直通路由器，通過(guò)優(yōu)化中央仲裁器和交叉點(diǎn)矩陣，以爭取較小面積和更高的性能。同時(shí)，擴展路由器運作在獨立頻率的多時(shí)鐘NoC 架構中，并在一個(gè)3×3Mesh 的架構下實(shí)驗，分析其性能特點(diǎn)，比較得出多時(shí)鐘片上網(wǎng)絡(luò )具有更高的性能。