一種基于FPGA的多時(shí)鐘片上網(wǎng)絡(luò )研究與設計

　　2.3 交叉點(diǎn)矩陣

　　設計一個(gè)多路交叉點(diǎn)矩陣， 目的是為了減少面積的使用。而另一種設計是支持復分解虛擬通道的交叉點(diǎn)連接。后一種方法，產(chǎn)生高網(wǎng)絡(luò )吞吐量，但要增加一個(gè)重要的復雜性開(kāi)關(guān)。交叉點(diǎn)支持并行連接，以及被用于通過(guò)中央仲裁器支持多個(gè)信號同時(shí)請求。并非所有的交叉點(diǎn)連接都是使用XY 路由算法。經(jīng)過(guò)邏輯優(yōu)化，如圖2 所示設計中實(shí)施簡(jiǎn)單的4 和2 輸入多路復用器開(kāi)關(guān)（分別是L、N、S、E 以及W 端口）。上述優(yōu)化方案減少了交叉點(diǎn)面積，使其使用的切片只有32 片。因此，達到路由器面積顯著(zhù)減小的目的。

　　圖2 交叉點(diǎn)矩陣

　　輸入端口的分配方式將采用簡(jiǎn)單的Round-robin仲裁機制。對上一次接收過(guò)的或沒(méi)有用到的端口將給予最低優(yōu)先級，并排在隊列的最末端。將通過(guò)以下的方式提高路由器的性能：

　?。?）降低中央仲裁器的邏輯復雜度；

　?。?）盡量集中仲裁器，以減少req/grant 信號的數量。

　　在設計中減少邏輯復雜度以及布線(xiàn)， 從而減少數據堵塞，達到提高性能以及減低功耗的效果。

　　3 性能分析

　　利用Virtex-4 系列中XC4VLX100-11[4]設備進(jìn)行設計， 利用Xilinx ISE 8.2i 進(jìn)行綜合布局布線(xiàn)。使用ModelSim 6.1c[5]驗證所設計的功能。設置了單一時(shí)鐘和多時(shí)鐘進(jìn)行了模擬，分析多時(shí)鐘片上網(wǎng)絡(luò )的性能。由于路由器是直接連接到內核， 所以沒(méi)必要考慮片與片之間的延時(shí)而去估計最高的頻率。所設計是由一個(gè)路由功能模塊（RFM）執行[6]，用以準確地估計工作頻率，基本路由器的單機版工作頻率可到達357MHz。因此8bits 通道的路由器的吞吐量最高可達2.85Gbits/s。在所設計的路由器中， 頭數據片前進(jìn)到下一個(gè)節點(diǎn)，而剩下的數據片以流水線(xiàn)方式流通。在計劃中，網(wǎng)絡(luò )延時(shí)僅僅與路徑長(cháng)度H（跳躍點(diǎn)數量）有關(guān)。在信道爭用的情況下，網(wǎng)絡(luò )延時(shí)L 可以用以下方式計算：

　　L = 7×H + B/w （1）

　　公式（1）中，B 是數據包的字節數，w 是每個(gè)時(shí)鐘周期轉換的字節數。參數7 是在多時(shí)鐘片上網(wǎng)絡(luò )路由器中安裝在每個(gè)路由器跳延遲支付。這個(gè)延時(shí)是因為基于數據包中的頭數據片的解碼和仲裁執行所導致的。