基于CPLD的片內環(huán)形振蕩器的設計方案

　　2 CPLD片內振蕩器的實(shí)現和優(yōu)化

　　2.1 CPLD片內振蕩器的實(shí)現

　　基于上述方法的片內環(huán)形振蕩器設計有很大的通用性，可在不同CPLD芯片間方便地移植。本文以Altera公司的MAX7000S系列CPLD芯片的實(shí)現和測試為例說(shuō)明。MAX7000S系列基于先進(jìn)的多矩陣構架設計，采用CMOS工藝制造，容量高達256個(gè)邏輯單元LE(Logic El-ement)，每16個(gè)宏單元組成一個(gè)邏輯陣列塊LAB(LogicArray Block)，速度達3.5ns的管腳到管腳延時(shí)，同時(shí)支持多種I／O電壓標準。

　　從EDA軟件綜合后的報告可以看出，圖2所示電路中每個(gè)門(mén)占用了一個(gè)邏輯單元。也就是說(shuō)，電路內LE的延時(shí)將作為門(mén)的延時(shí)tpd，而且需要將振蕩使能端引出到I／O引腳，當所實(shí)現振蕩頻率較低時(shí)，需要較多的門(mén)電路單元，這將占用一定的邏輯和引腳資源，從而降低芯片資源的利用率，所以在低頻情況下使用時(shí)，要綜合考慮系統需要的振蕩頻率，盡量用較少的門(mén)電路實(shí)現環(huán)形振蕩器，以提供較高振蕩頻率，再設計分頻電路以取得合適的振蕩頻率，從而提高芯片的資源利用率。綜合器的這一處理，從客觀(guān)上保證了設計者可以選擇不同的門(mén)來(lái)實(shí)現圖2的結構，仍然可以保證振蕩間隔的一致性。實(shí)驗也證實(shí)了這個(gè)結果。

　　2.2 電源電壓的影響

　　電壓會(huì )影響振蕩電路的工作頻率，電壓增大會(huì )導致電路振蕩頻率增加，反之振蕩頻率減小。CPLD芯片一般有兩個(gè)相對獨立的供電端口，即核心電壓(VCCINT)和引腳電壓(VCCIO)。其中核心電壓給芯片內部可編程邏輯電路資源提供電源，引腳電壓為芯片的I／O引腳提供電源，以適應各種輸出標準(如LVCOMOS、LVTTL、SSTL-2、SSTL-3等)。對振蕩頻率有影響的是CPLD芯片的核心電壓，對此電壓應采取穩壓措施，穩壓措施要視不同的應用要求而定。最簡(jiǎn)單的措施是采用高性能的穩壓芯片給CPLD芯片分別提供兩部分電壓。隨著(zhù)半導體技術(shù)的發(fā)展，簡(jiǎn)單而廉價(jià)的穩壓芯片已具有較高的性能，如National公司的LM2678系列芯片在有效輸入變化范圍內，穩壓輸出誤差在±2％以?xún)取?P>　　2.3 CPLD片內振蕩器優(yōu)化

　　通過(guò)EDA軟件對設計做優(yōu)化有可能提高所設計的振蕩器的性能，減少對CPLD片內資源的占用。當采用MAX+plusII10.2軟件設計時(shí)，軟件優(yōu)化開(kāi)關(guān)設置為：(1)本設計選用MAX系列芯片，故選擇對該芯片的多層綜合選項(Multi-Level Synthesis for Max5000／7000／9000De-vice)。(2)在面積和速度優(yōu)化選項中，選擇對面積的優(yōu)化，使振蕩器部分盡可能分配到同一個(gè)LAB中。(3)打開(kāi)"Slow Slew Rate"以降低開(kāi)關(guān)噪聲，打開(kāi)"XOR Synthesis"以減少芯片面積的占用。

　　3 電路仿真及測試結果

　　本文以Altera公司的MAX+plus II 10.2為設計工具，在MAX7000S系列芯片上實(shí)現并測試。圖3為選用EMP7128LC84-15芯片的時(shí)序仿真結果。其中p0～p7分別為環(huán)形振蕩電路中單個(gè)門(mén)之后的電路節點(diǎn)；oscena[7…0]為各延時(shí)門(mén)電路的控制端(即所有二輸入門(mén)中多余的輸入端)。