基于CPLD的片內環(huán)形振蕩器的設計方案

　　本文介紹一種通用的基于CPLD的片內振蕩器設計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無(wú)需使用專(zhuān)用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率；振蕩頻率可在一定范圍內調整，振蕩輸出可以驅動(dòng)內部邏輯和外部器件引腳。本設計有較大的通用性，可方便地在不同CPLD器件間移植，使一些基于CPLD的片上系統(SoC)設計無(wú)需使用外部時(shí)鐘信號源，從而降低設計成本和難度，增加系統集成度。通過(guò)在A(yíng)ltera公司的MAX7000系列EMP7128LC84-15芯片上的實(shí)驗說(shuō)明實(shí)現的方法。實(shí)驗實(shí)現的頻率范圍在8MHz～62MHz。仿真和硬件測試結果表明了該設計方法的正確性和可行性。

　　1 基于CPLD的片內環(huán)形振蕩器

　　環(huán)形振蕩器原理如圖1所示。由奇數個(gè)非門(mén)組成的環(huán)形非門(mén)級聯(lián)串使電路處于無(wú)穩定狀態(tài)，靜態(tài)下任何一個(gè)非門(mén)的輸入和輸出都不可能穩定在高電平或低電平，而只能處于周而復始的高低電平轉換狀態(tài)，從而產(chǎn)生自激振蕩。振蕩周期為T(mén)=2Ntpd，其中N是非門(mén)的個(gè)數，tpd是每個(gè)非門(mén)的傳輸延遲時(shí)間，改變電路中非門(mén)的數量可以改變電路的振蕩頻率。

　　圖1所示的環(huán)形振蕩器即使采用電路原理圖輸入，經(jīng)電子設計自動(dòng)化(EDA)軟件綜合后，也得不到對應的電路結構。實(shí)際上，EDA綜合工具不是從電路結構出發(fā)，而是從電路輸入和輸出的邏輯關(guān)系出發(fā)給出綜合結果，所以，奇數個(gè)非門(mén)的級聯(lián)將被綜合為一個(gè)非門(mén)，而偶數個(gè)非門(mén)的級聯(lián)被綜合為一個(gè)緩沖或一條聯(lián)線(xiàn)。為能在CPLD器件中實(shí)現圖1的環(huán)形振蕩器結構，本文將圖1中單端口輸入元件改成二端口輸入元件，即用二輸入與非門(mén)代替圖1的第一個(gè)非門(mén)，其余偶數個(gè)非門(mén)則用二輸入與門(mén)代替，二端口元件的一個(gè)輸入端口連接上級輸出，另一輸入端口作為控制端引出。振蕩器正常工作時(shí)控制端全部置高電平。采用Synplify Pro 7.7綜合后的原理圖如圖2所示。該電路完全可實(shí)現圖1的功能。

　　為了保證正反饋，圖1結構的非門(mén)級聯(lián)必須是奇數個(gè)。圖2中的與非門(mén)起到反相作用，其他與門(mén)則起延時(shí)緩沖的作用?？梢酝ㄟ^(guò)改變門(mén)的數量以及選擇門(mén)的種類(lèi)(與門(mén)、與非門(mén)等)改變osc輸出端的振蕩頻率，而不受"奇數"個(gè)門(mén)的限制，只要保障第一個(gè)門(mén)得到正反饋就可以產(chǎn)生振蕩。而圖1的結構必須改變偶數個(gè)非門(mén)才能達到改變振蕩頻率的目的，因而圖2結構在CPLD芯片中實(shí)現時(shí)可以節省邏輯資源?？刂贫薿scena[n-1，0]為振蕩使能控制端，置高電平時(shí)，與非門(mén)的輸入和輸出在緩沖級聯(lián)鏈的反饋作用下產(chǎn)生自激振蕩，振蕩器正常工作；控制端的任意一位置零使振蕩器停振。所以oscena既可單獨使用，也可互聯(lián)后作為一個(gè)端使用。實(shí)驗證明，圖2結構能夠保證門(mén)延時(shí)的等間隔特性。