詳細講解Vivado設計套件帶來(lái)的益處

歷經(jīng)四年的開(kāi)發(fā)和一年的試用版本測試，賽靈思可編程顛覆之作Vivado 設計套件終于震撼登場(chǎng)，并通過(guò)其早期試用計劃開(kāi)始向客戶(hù)隆重推出。新的工具套件面向未來(lái)十年“All-Programmable”器件而精心打造，致力于加速其設計生產(chǎn)力。

賽靈思市場(chǎng)營(yíng)銷(xiāo)與公司戰略高級副總裁Steve Glaser表示：“在過(guò)去的幾年中，賽靈思把??半導體技術(shù)的創(chuàng )新推向了一個(gè)新的高度，并釋放了可編程器件全面的系統級能力。隨著(zhù)賽靈思在獲獎的Zynq?-7000 EPP（可擴展式處理平臺）器件、革命性的3D Virtex?-7堆疊硅片互聯(lián)（SSI）的技術(shù)器件上的部署，除了我們在FPGA技術(shù)上的不斷創(chuàng )新之外，，我們正開(kāi)啟著(zhù)一個(gè)令人興奮的新時(shí)代——一個(gè)“All-Programmable”器件的時(shí)代?！?/P>

“All-Programmable”器件，將使設計團隊不僅能夠為他們的設計編程定制邏輯，而且也可以基于A(yíng)RM?和賽靈思處理子系統、算法和I / O進(jìn)行編程?？傊?，這是一個(gè)全面的系統級的器件。Steve Glaser說(shuō)“未來(lái)“All-Programmable”器件要比可編程邏輯設計更多。他們將是可編程的系統集成，投入的芯片越來(lái)越少，而集成的系統功能卻越來(lái)越多?！?/P>

Steve Glaser還表示，在利用“All-Programmable”器件創(chuàng )建系統的時(shí)候，設計者所面臨的是一套全新的集成和實(shí)現設計生產(chǎn)力的瓶頸問(wèn)題。一方面從集成的角度講，其中包括集成算法C和寄存器傳輸級（RTL）的IP；混合了DSP、嵌入式、連接和邏輯域；驗證模塊和“系統”，以及設計和IP的重用等。實(shí)現的瓶頸包括芯片規劃和分層；多領(lǐng)域和大量的物理優(yōu)化；多元的“設計”與“時(shí)序”收斂；和后期的ECO和設計變更的連鎖效應。

正是為了解決集成和實(shí)現的瓶頸，使用戶(hù)能夠充分利用這些“All-Programmable”器件的系統集成能力，賽靈思打造了全新Vivado設計套件。

在Vivado 設計套件這一以系統為中心的工具套件的開(kāi)發(fā)過(guò)程中，賽靈思以業(yè)界標準為標桿并采用了先進(jìn)的EDA 技術(shù)與方法。為此，無(wú)論是需要高度自動(dòng)化按鍵式流程的客戶(hù)，還是需要實(shí)際操作性極強的可修改流程的客戶(hù)，他們現在能夠比以往更快更高效地進(jìn)行設計（甚至包括賽靈思最大型的FPGA 設計），同時(shí)還是在一個(gè)熟悉而直觀(guān)的先進(jìn)的EDA 環(huán)境下工作。

賽靈思開(kāi)發(fā)Vivado 設計套件的目的是為客戶(hù)提供一種具有完整系統可編程功能的新型工具套件，該套件遠遠超越了賽靈思為時(shí)甚久的旗艦型ISE 設計套件。為幫助客戶(hù)順利過(guò)渡到Vivado 設計套件的使用，賽靈思將繼續堅定地為采用7 系列及更早期的賽靈思FPGA 技術(shù)的客戶(hù)提供ISE 支持。今后Vivado 設計套件將成為賽靈思的旗艦設計環(huán)境，支持所有7 系列器件及賽靈思未來(lái)器件。

賽靈思公司設計方法市場(chǎng)營(yíng)銷(xiāo)高級總監Tom Feist 預計，一旦客戶(hù)啟用Vivado 設計套件，就會(huì )立即體會(huì )到其相對于ISE 的優(yōu)勢。

Feist說(shuō)：“與同類(lèi)競爭工具相比，Vivado 設計套件的運行時(shí)間可縮短高達4 倍，能夠顯著(zhù)提升用戶(hù)的設計生產(chǎn)力。同時(shí)該設計套件純熟地運用了多種業(yè)界標準，諸如System Verilog、SDC（Synopsys 設計約束）、C/C++/System C、ARM AMBA AXI-4互聯(lián)、互動(dòng)TCL（工具命令語(yǔ)言）腳本。Vivado 設計套件的其它突出優(yōu)勢包括為Vivado 的眾多報告和設計視圖提供全面的交叉探測功能、預計將于2012 年推出的高級圖形化IP 集成功能、首款得到FPGA 廠(chǎng)商全面支持的商用高層次綜合技術(shù)（C++ 到HDL綜合）。

一個(gè)面向新一代可編程設計的設計工具

賽靈思早在1997 年就推出了ISE 設計套件。ISE套件采用了當時(shí)非常具有創(chuàng )新性的基于時(shí)序的布局布線(xiàn)引擎，這是1995 年4 月賽靈思收購NeoCAD 獲得的。在其后15 年的時(shí)間里，隨著(zhù)FPGA 能夠執行日趨復雜的功能，賽靈思為ISE 套件增添了許多新技術(shù)，包括多語(yǔ)言綜合與仿真、IP 集成以及眾多編輯和測試實(shí)用功能，努力不斷從各個(gè)方面改進(jìn)ISE 設計套件。Feist 表示，賽靈思通過(guò)借鑒ISE 設計套件的所有經(jīng)驗、注意事項和關(guān)鍵技術(shù)，并充分利用最新 EDA 算法、工具和技術(shù)，才打造出了這一顛覆性的全新Vivado 設計套件。

Feist 表示：“Vivado 設計套件將顯著(zhù)提升當今設計的生產(chǎn)力，且能夠輕松實(shí)現升級擴展，應對20nm 芯片及更小工藝技術(shù)所帶來(lái)的容量和設計復雜性挑戰。在過(guò)去15 年時(shí)間里，EDA 技術(shù)取得了長(cháng)足的發(fā)展。我們是從頭開(kāi)始開(kāi)發(fā)這套工具的，所以我們能夠在套件中采用最先進(jìn)的EDA 技術(shù)和標準，讓其具有很強的前瞻性?！?/P>

確定性的設計收斂

任何FPGA 廠(chǎng)商的集成設計套件的核心都是物理設計流程，包括綜合，布局規劃、布局、布線(xiàn)、功耗和時(shí)序分析、優(yōu)化和ECO。有了Vivado，賽靈思打造了一個(gè)最先進(jìn)的設計實(shí)現流程，可以讓客戶(hù)更快地達到設計收斂的目標。

可擴展的數據模型架構

為減少迭代次數和總體設計時(shí)間，并提高整體生產(chǎn)力，賽靈思用一個(gè)單一的、共享的、可擴展的數據模型建立其設計實(shí)現流程，這種框架也常見(jiàn)于當今最先進(jìn)的ASIC 設計環(huán)境。Feist 說(shuō)：“這種共享、可擴展的數據模型可讓流程中的綜合、仿真、布局規劃、布局布線(xiàn)等所有步驟在內存數據模型上運行，故在流程中的每一步都可以進(jìn)行調試和分析，這樣用戶(hù)就可在設計流程中盡早掌握關(guān)鍵設計指標的情況，比如時(shí)序、功耗、資源利用和布線(xiàn)擁塞等。而且這些指標的估測將在實(shí)現過(guò)程中隨著(zhù)設計流程的推進(jìn)而更趨于精確?！?/P>

具體來(lái)說(shuō)，這種統一的數據模型使賽靈思能夠將其新型多維分析布局布線(xiàn)引擎與套件的RTL 綜合引擎、新型多語(yǔ)言仿真引擎以及IP 集成器(IP Integrator)、引腳編輯器(Pin Editor)、布局規劃器(Floor Planner)、芯片編輯器(Chip Editor) 等功能緊密集成在一起。此外，該數據模型使賽靈思能夠為該工具套件配備全面的交叉探測功能，以便用戶(hù)跟蹤并交叉探測原理圖、時(shí)序報告、邏輯單元或其它視圖，直至HDL 代碼中的給定問(wèn)題。

Feist說(shuō)：“用戶(hù)現在可以對設計流程中的每一步進(jìn)行分析，而且環(huán)環(huán)相扣。在綜合后的流程中，我們還提供時(shí)序、功耗、噪聲和資源利用分析功能。所以如果很早就發(fā)現時(shí)序或功耗不符合要求，我可以通過(guò)短時(shí)迭代，前瞻性地解決問(wèn)題，而不必等到布局布線(xiàn)完成后多次執行長(cháng)時(shí)間迭代來(lái)解決?！?/P>

Feist 指出，這種可擴展數據模型提供的緊密集成功能還增強了按鍵式流程的效果，從而可滿(mǎn)足用戶(hù)對工具實(shí)現最大自動(dòng)化，完成大部分工作的期望。Feist 表示，這種模型還能夠滿(mǎn)足客戶(hù)對更高級的控制、更深入的分析以及掌控每個(gè)設計步驟進(jìn)程的需要。

芯片規劃層次化，快速綜合

Feist說(shuō)，Vivado為用戶(hù)提供了設計分區的功能，可以分別處理綜合、執行、驗證的設計，使其可以在執行大型項目時(shí)，可以成立不同的團隊分頭設計。同時(shí)，新的設計保存功能可以實(shí)現時(shí)序結果的復用，并且可以實(shí)現設計的部分可重配置。

Vivado還包括一個(gè)全新的綜合引擎，旨在處理數以百萬(wàn)計的邏輯單元。新的綜合引擎的關(guān)鍵是對System Verilog的強大支持?！癡ivado的綜合引擎對System Veriog語(yǔ)言可綜合子集的支持，比市場(chǎng)上任何其他工具都更好”Feist 說(shuō)。它的綜合速度是賽靈思ISE Design Suite綜合工具XST的三倍，并支持“快速”模式，使得設計師迅速把握設計的面積和規模。另外，也讓他們調試問(wèn)題的速度比之前采用RTL或門(mén)級原理圖快15倍。隨著(zhù)越來(lái)越多的ASIC設計者轉向可編程平臺，賽靈思還在整個(gè)Vivado設計流程中提升了了Synopsys 設計約束（SDC）。標準的使用開(kāi)啟了一個(gè)新的自動(dòng)化水平，客戶(hù)現在可以訪(fǎng)問(wèn)先進(jìn)的EDA工具產(chǎn)生約束、檢查跨時(shí)鐘域、形式驗證，甚至是利用像Synopsys PrimeTime那樣的工具進(jìn)行靜態(tài)時(shí)序的分析。