賽靈思FPGA全局時(shí)鐘網(wǎng)絡(luò )結構詳解

　　在 Xilinx 系列 FPGA 產(chǎn)品中，全局時(shí)鐘網(wǎng)絡(luò )是一種全局布線(xiàn)資源，它可以保證時(shí)鐘信號到達各個(gè)目標邏輯單元的時(shí)延基本相同。其時(shí)鐘分配樹(shù)結構如圖1所示。

　　針對不同類(lèi)型的器件，Xilinx公司提供的全局時(shí)鐘網(wǎng)絡(luò )在數量、性能等方面略有區別，下面以Virtex-4系列芯片為例，簡(jiǎn)單介紹FPGA全局時(shí)鐘網(wǎng)絡(luò )結構。

　　Virtex- 4系列FPGA利用1.2V、90nm三柵極氧化層技術(shù)制造而成，與前一代器件相比，具備靈活的時(shí)鐘解決方案，多達80個(gè)獨立時(shí)鐘與20個(gè)數字時(shí)鐘管理器，差分全局時(shí)鐘控制技術(shù)將歪斜與抖動(dòng)降至最低。以全銅工藝實(shí)現的全局時(shí)鐘網(wǎng)絡(luò )，加上專(zhuān)用時(shí)鐘緩沖與驅動(dòng)結構，從而可使全局時(shí)鐘到達芯片內部所有的邏輯可配置單元，且I/O單元以及塊RAM的時(shí)延和抖動(dòng)最小，可滿(mǎn)足高速同步電路對時(shí)鐘觸發(fā)沿的苛刻需求。

　　在FPGA設計中，FPGA全局時(shí)鐘路徑需要專(zhuān)用的時(shí)鐘緩沖和驅動(dòng)，具有最小偏移和最大扇出能力，因此最好的時(shí)鐘方案是由專(zhuān)用的全局時(shí)鐘輸入引腳驅動(dòng)的單個(gè)主時(shí)鐘，去鐘控設計項目中的每一個(gè)觸發(fā)器。只要可能就應盡量在設計項目中采用全局時(shí)鐘，因為對于一個(gè)設計項目來(lái)說(shuō)，全局時(shí)鐘是最簡(jiǎn)單和最可預測的時(shí)鐘。

　　在軟件代碼中，可通過(guò)調用原語(yǔ)IBUFGP來(lái)使用全局時(shí)鐘。IBUFGP的基本用法是：

　　IBUFGP U1(.I(clk_in)， .O(clk_out));

　　全局時(shí)鐘網(wǎng)絡(luò )對FPGA設計性能的影響很大，所以本書(shū)在第11章還會(huì )更深入、更全面地介紹全局時(shí)鐘網(wǎng)絡(luò )以及相關(guān)使用方法。

　　DCM模塊的使用

　　1.DCM模塊的組成和功能介紹

　　數字時(shí)鐘管理模塊(Digital Clock Manager，DCM)是基于Xilinx的其他系列器件所采用的數字延遲鎖相環(huán)(DLL，Delay Locked Loop)模塊。在時(shí)鐘的管理與控制方面，DCM與DLL相比，功能更強大，使用更靈活。DCM的功能包括消除時(shí)鐘的延時(shí)、頻率的合成、時(shí)鐘相位的調整等系統方面的需求。DCM的主要優(yōu)點(diǎn)在于：

　　(1)實(shí)現零時(shí)鐘偏移(Skew)，消除時(shí)鐘分配延遲，并實(shí)現時(shí)鐘閉環(huán)控制;

　　(2)時(shí)鐘可以映射到PCB上用于同步外部芯片，這樣就減少了對外部芯片的要求，將芯片內外的時(shí)鐘控制一體化，以利于系統設計。對于DCM模塊來(lái)說(shuō)，其關(guān)鍵參數為輸入時(shí)鐘頻率范圍、輸出時(shí)鐘頻率范圍、輸入/輸出時(shí)鐘允許抖動(dòng)范圍等。

　　DCM 共由四部分組成，如圖2所示。其中最底層仍采用成熟的DLL模塊;其次分別為數字頻率合成器(DFS，Digital Frequency Synthesizer)、數字移相器(DPS，Digital Phase Shifter)和數字頻譜擴展器(DSS，Digital Spread Spectrum)。不同的芯片模塊的DCM輸入頻率范圍是不同的，例如：