賽靈思FPGA全局時(shí)鐘網(wǎng)絡(luò )結構詳解

　　《4》 點(diǎn)擊“Next”，進(jìn)入時(shí)鐘頻率配置窗口，如圖10所示。鍵入輸出頻率的數值，或者將手動(dòng)計算的分頻比輸入。最后點(diǎn)擊 “Next”，“Finish”即可完成DCM模塊IP Core的全部配置。本例直接鍵入輸出頻率為75MHz即可。

　　《5》 經(jīng)過(guò)上述步驟，即可在源文件進(jìn)程中看到“my_dcm.xaw”文件。剩余的工作就是在設計中調用該DCM IP Core，其例化代碼如下：

　　module dcm_top(
　　CLKIN_IN，
　　RST_IN，
　　CLKFX_OUT，
　　CLKIN_IBUFG_OUT，
　　CLK0_OUT，
　　LOCKED_OUT);
　　input CLKIN_IN;
　　input RST_IN;
　　output CLKFX_OUT;
　　output CLKIN_IBUFG_OUT;
　　output CLK0_OUT;
　　output LOCKED_OUT;
　　mydcm dcm1(
　　.CLKIN_IN(CLKIN_IN)，
　　.RST_IN(RST_IN)，
　　.CLKFX_OUT(CLKFX_OUT)，
　　.CLKIN_IBUFG_OUT(CLKIN_IBUFG_OUT)，
　　.CLK0_OUT(CLK0_OUT)，
　　.LOCKED_OUT(LOCKED_OUT)
　　);
　　endmodule

　　《6/》 上述代碼經(jīng)過(guò)綜合Synplify Pro綜合后，得到的RTL級結構圖如圖11所示。

　　上述代碼經(jīng)過(guò)ModelSim仿真后，其局部仿真結果如圖12所示。從中可以看出，當LOCKED_OUT信號變高時(shí)，DCM模塊穩定工作，輸出時(shí)鐘頻率 CLKFX_OUT為輸入時(shí)鐘CLK_IN頻率的1.5倍，完成了預定功能。需要注意的是，復位信號RST_IN是高有效。

　　在實(shí)際中，如果在一片FPGA內使用兩個(gè)DCM，那么時(shí)鐘從一個(gè)clk輸入，再引到兩個(gè)DCM的clk_in。這里，在DCM模塊操作時(shí)，需要注意兩點(diǎn)：首先，用CoreGen生成DCM模塊的時(shí)候，clk_in源是內部的，不能直接連接到管腳，需要添加緩沖器;其次，手動(dòng)例化一個(gè)IBUFG，然后把 IBUFG的輸入連接到兩個(gè)DCM的clk_in。通常，如果沒(méi)有設置clk_in 源為內部的，而是完全按照單個(gè)DCM的使用流程，就會(huì )造成clk_in信號有多個(gè)驅動(dòng)。此時(shí)，ISE不能做到兩個(gè)DCM模塊輸出信號的相位對齊，只能做到一個(gè)DCM的輸出是相位對齊的。而時(shí)鐘管腳到兩個(gè)DCM的路徑和DCM輸出的路徑都有不同的延時(shí)，因此如果用戶(hù)對相位還有要求，就需要自己手動(dòng)調整DCM 模塊在芯片中的位置。